• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1988년도 한국자동제어학술회의논문집(국내학술편); 한국전력공사연수원, 서울; 21-22 Oct. 1988
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• pp.169-171
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• 1988

This paper deals with the robustness property of Kalman filters for linear systems with delay in output. The operator-type Riccati equation is transformed to algebraic equations, and the circle condition is derived. Based on the circle condition, it is shown that the same nondivergence margin, (1/2, .inf.) gain margin and +-60.deg. phase margin, is guaranteed as for ordinary systems.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2003년도 하계학술대회 논문집
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• pp.296-299
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• 2003

This paper shows a novel and simple IIR/FIR QMF(quadrature mirror filter) filter banks, mixed IIR and FIR structure. Here, FIR filters used for phase compensation. In this paper, we introduced analysis and synthesis filter banks, which used FIR linear phase filters and all pass filters. In result, phase response of analysis and synthesis filter banks become approximately linear characteristic. Simultaneously, a liasing distortion can be completely canceled.

• 전자공학회논문지SC
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• 제43권4호
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• pp.35-44
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• 2006

LonWorks/IP 가상 디바이스 네트워크(VDN) 상의 전달지연은 실시간 분산제어 시스템의 성능과 안정성을 악화시킨다. LonWorks/IP VDN은 LonWorks 디바이스 네트워크와 IP( 데이터) 네트워크와의 통합네트워크이다. LonWorks/IP VDN 상에서의 서보제어를 수행할 경우 시간지연은 확률적인 특성을 강하게 나타낸다. 산업현장에 대한 예지보전을 위한 실시간 분산제어 환경에서 즉각적인 응답은 필수불가결한 요소이다. 그러므로 네트워킹 된 분산제어시스템의 안정성을 보장하고 성능을 개선하기 위해서는 시간에 따라 가변적인 불확실한 시간지연을 보상할 필요가 있다. 본 논문에서는 출력 되먹임 루프에 적절한 필터와 외란관측기를 이용한 제어기를 제안한다. 컴퓨터 모의실험을 통하여 제안된 제어기의 성능과 안정성이 Smith 예측기 기반의 내부모델제어기 (IMC)의 제어결과와 비교 제시된다. 제안된 제어기는 IMC 보다 안정성과 추종성능을 상당히 개선시킬 수 있으며 외란과 잡음에 강인한 특성을 갖는 것을 보인다. 그러므로 제안된 제어기는 가변적인 시간지연을 갖는 LonWorks/IP VDN 상에서 예지보전을 위한 실시간 분산제어에 매우 적합하다.

• 한국전자파학회논문지
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• 제28권11호
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• pp.924-927
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• 2017

본 논문에서는 6~18 GHz 대역 8-비트 true time delay(TTD) 회로의 설계 및 측정결과에 대하여 기술하였다. 단위 지연 회로는 상대적으로 시간 지연 변화율이 일정한 m-유도 필터(m-derived filter)를 이용하였다. 설계한 8-비트 TTD는 2개의 single-pole double-throw(SPDT)와 7개의 double-pole double-throw(DPDT) 스위치로 구현하였으며, 인덕터를 이용하여 반사 특성을 개선하였다. 설계된 8-비트 TTD는 $0.18{\mu}m$ CMOS 공정을 이용하여 제작하였다. 측정된 TTD 회로의 시간 가변 범위는 250 ps이고, 시간 지연 해상도는 약 1 ps이다. 6~18 GHz의 동작 주파수에서 RMS 시간 지연 오차는 11 ps 미만이며, 입출력 반사 손실은 10 dB 이상이다. 공급 전압은 1.8 V이며, 소비 전력은 0.0 mW이다. 칩 면적은 $2.36{\times}1.04mm^2$이다.

• 대한전자공학회논문지SP
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• 제39권2호
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• pp.128-136
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• 2002

본 논문에서는 이동통신 단말기의 음성부호화기에 탑재할 수 있도록 TeakLite DSP Core를 이용한 음향반향제거기(Acoustic Echo Canceller)를 실시간으로 구현하였다. 음성부호화기에서 음향반향제거기가 사용할 수 있는 연산량의 제한때문에 적응필터는 NLMS(Normalized Least Mean Square) 알고리즘을 이용한 FIR 필터를 사용하였다. 먼저 음향반향제거기를 부동소수점 C-언어로 구현한 다음 고정소수점 시뮬레이션을 통하여 고정소수점 연산으로 바꾸었다. 그리고 고정소수점 연산 결과를 기반으로 어셈블리 언어로 프로그램을 작성하고 최적화 과정을 거쳐 실시간으로 동작하도록 하였다. 최종적으로 구현된 반향제거기는 프로그램 메모리가 624 words이고 데이터 메모리는 811 words이었다. 샘플링 주파수를 8 ㎑로 하였을 때, 32 msec의 반향경로 지연시간에 해당되는 256 차수의 필터를 이용한 경우에는 14.12 MIPS의 연산량을, 16 msec의 반향경로 지연시간에 해당되는 128 차수의 필터를 이용한 경우에는 9.00 MIPS의 연산량을 필요로 하였다.

• 한국음향학회지
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• 제22권2호
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• pp.121-128
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• 2003

원거리 회의 시스템이나 차량 내 핸즈프리 통화에서 이용되는 음향 반향제거 시스템은 근단화자의 통화 상태에 대한 정보제공을 위해 동시통화검출기 (DTD: Double Talk Detector)를 포함한다. 이러한 동시 통화검출기는 주변 음향환경에 민감하게 작용하여 근단화자의 통화상태에 대해 잘못된 정보를 제공하기도 하는데, 본 논문에서는 이러한 기존의 문제점을 해결하여 보다 신뢰성 있는 음향 반향제어 시스템을 구축할 수 있는 새로운 동시통화 검출 알고리즘을 제안한다. 본 논문에서 제안된 음향 반향 제거 시스템은 지연없는 (Delayless) 서브밴드 적응 필터를 이용한 음향반향 제거기와 협대역 동시통화 검출기로 구성된다. 지연없는 서브밴드 적응음향 반향 알고리즘은 적은 계산량과 높은 수렴속도를 가지며 기존의 서브밴드(Subband) 적응음향 반향 제거기에서 문제가 되었던 지연 문제를 해결하는 등 음향 반향 제거 성능이 뛰어난 것으로 알려져 있다. 한편 본 논문에서 제안된 협대역 동시통화 검출기는 협대역 서브밴드 내에서 동시통화 검출 동작을 수행함으로서 다운 샘플링 (down-sampling)으로 인한 계산량 감소와 최저 주파수 서브밴드 대역의 저주파 신호 특성으로 인해 보다 신뢰성 있는 통화상태 정보를 제공할 수 있는 장점을 가진다. 본 연구에서 제안된 협대역 동시통화 검출 알고리즘의 성능은 광대역 동시통화 검출 알고리즘과 다양한 비교 시뮬레이션을 통해 그 성능을 입증하도록 한다.

• 정보처리학회논문지A
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• 제12A권1호
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• pp.41-52
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• 2005

캐시 미스에 의한 메모리 참조 명령어는 응용 프로그램의 고속 수행을 방해하는 주 원인이다. 캐시 선인출 기법은 캐시 미스에 따른 지연시간을 줄이는 효과적인 방법이다. 그러나 너무 적극적으로 선인출을 할 경우에는 캐시 오염을 유발시켜 오히려 선인출에 의한 장점을 상쇄시킨다. 본 연구에서는 선인출로 인한 캐시의 오염을 줄이기 위해 필터 테이블을 참조하여 선인출 명령을 수행한 지의 여부를 동적으로 판단하는 적극적 선인출 필터링 기법을 제시한다. 정교한 필터링을 위하여 저장되어 있는 불필요한 선인출 데이터의 주소를 직접 사용하는 축출 주소 참조 방시을 제안하였다. 또한 동적 필터링의 정확성을 늘이기 위하여 선인출 데이터의 캐시로부터의 출입을 증가 시키도록 작은 크기의 선인출 전용 캐시를 사용하였다. 선인출 전용 캐시의 사용으로 인해 유용한 요구 데이터들이 선인출 데이터들로 인하여 밀려나가지 않게 되었고, 또한 직접 주소 참조 방식을 통하여 필터링 정확성이 증가됨으로써 선인출 전용 캐시 내에도 유용한 선인출 데이터들만이 존재하게 되어 캐시 미스 수가 크게 감소되었다. 일반적으로 많이 사용되는 일반 벤치마크 프로그램과 멀티미디어 벤치마크 프로그램들에 대하여 실험한 결과, 제안된 방식의 캐시 미스율은 $13.3{\%}$ 감소하였고,, 기존 방식에 비해 우수한 필터링 정확도를 가짐을 보였다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.178-184
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• 2015

본 논문에서는 UHD(Ultra High Definition) 영상을 위한 고성능 HEVC(High Efficiency Video Coding) 디블록킹 필터 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 필터링 수행시간 단축을 위해 두 개의 필터로 구성된 4단 파이프라인 구조를 가지며 경계강도 모듈을 병렬 구조로 설계하였다. 또한 저전력 하드웨어 구조를 위해 파이프라인의 단계를 클록 게이팅으로 설계하였고, 파이프라인 과정에서 단일 포트 SRAM에 접근할 때 발생하는 해저드 문제를 해결하기 위해 분할된 메모리 구조로 설계하였다. 전처리 단계에서 단일 포트 SRAM에 데이터를 저장할 때 발생하는 지연시간을 감소하기 위해 새로운 필터링 순서를 제안하였다. 본 논문에서 제안하는 디블록킹 필터 하드웨어 구조는 Verilog HDL로 설계 하였으며, TSMC 0.18um CMOS 표준 셀 라이브러리를 이용하여 합성한 결과 22k 개의 로직 게이트로 구현되었다. 또한, 동작 주파수는 150MHz에서 UHD급 8K 해상도인 $7680{\times}4320@60fps$ 처리가 가능하고 최대 동작 주파수는 285MHz이다. 제안하는 하드웨어 구조의 기본 처리단위 당 사이클 수를 비교 분석한 결과, 처리율이 기존 구조 대비 32% 향상된 결과를 얻었다.

• 한국정보기술학회논문지
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• 제15권12호
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• pp.157-164
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• 2017

모바일 심전도(ECG) 신호 측정은 수 mV의 작은 소 신호를 측정하는 기술로서 동적 잡음을 제거하기 위한 많은 연구가 진행 되어 왔다. 특히 심전도 전극 케이블의 흔들림이나 피부의 움직임으로 인하여 유발 되는 등 전위선 잡음의 제거는 심전도 측정을 위한 핵심 연구 내용 중 하나이다. 본 연구에서는 심전도 신호의 등전위선 동적 잡음을 제거하기 위해 정규화 최소 자승법(NLMS)와 지연 최소 자승법(DLMS) 방식을 결합한 적응 필터의 스텝 사이즈를 결정하여 적용하는 기법을 제안 하였다. 제안한 기법은 필터의 초기 스텝 사이즈를 조정하여 기본 노이즈를 차감 한 후, 해당 과정에서 발생할 수 있는 심전도 신호 특성의 왜곡을 줄이는 방법이다. 본 논문에서의 제안한 기법에서, 필터 계수의 값은 필터 순서 사이즈 및 왜곡 최소화 인자에 의해 직접적으로 스케일링 설정 된다. 그리고 제안된 필터는 실시간 필터링에 필수적인 계산의 복잡성을 줄이도록 하여, 연산시간을 줄일 수 있을 것으로 기대되므로 소형 프로세서 및 저전력 소비가 요구되는 모바일 심전도 측정기기에 적합한 장점을 가진다. 또한 종래의 NLMS 적응 필터와 신호대잡음비(SNR)를 비교하여 우수함을 확인하였다.

• 한국통신학회논문지
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• 제19권10호
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• pp.1861-1871
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• 1994

본 논문에서는 농담구조소(濃淡構造素)(GSE, grayscale structuring element)를 갖는 형태학 필터의 실시간 처리를 위한 알고리즘을 제안하였다. 제안된 알고리즘에서는 GSE로부터 유도된 basis matrix와 입력 샘플들로 구성된 input matrix를 이용하여 각 형태학 연산들을 소역행렬연산(local matrix operation)으로 새롭게 정의하고 있는데, 이를 이용하여 opening이나 closing과 같은 복합 형태학 연산들을 실시간으로 처리할 수 있음을 보였다. 제안된 알고리즘은 복원 형태학 연산들을 erosion과 dilation의 직렬조합(cascade combination)으로 처리하던 기존의 방법에 비해 적은 메모리를 필요로 하면서도, 출력을 얻기까지의 지연(遲延)(delay)이 훨씬 적다는 장점을 갖는다. 또한 본 논문에서는 형태학 필터를 VLSI로 구현하기 위한 효율적 방안을 제안하였다. 제안된 방법에서는 p-bit으로 표현되는 신호에 대한 형태학 연산을 p개의 이진(binary) 형태학 연산자들의 조합으로 구현하였는데, 각 이진 연산자들은 MSB(most significant bit)부터 순차적으로 (bit-serial approach) 해당 레벨의 bit들을 처리하여 출력을 부를 구조로 이루어져 있다. 본 논문에서는 형태학 필터의 VLSI 구현에 있어서 제안된 방법이 기존의 Threshold Decomposition 방법 등에 비해 보다 효율적이라는 것을 보였다.