• 대한전자공학회논문지SD
• /
• 제40권6호
• /
• pp.459-468
• /
• 2003

본 논문에서는 차수 연산이 필요 없는 새로운 DCME 알고리즘 (Degree Computationless Modified Euclid´s Algorithm)을 사용한 저비용 고속 RS (Reed-Solomon) 복호기를 제안한다. 제안하는 구조는 차수 연산 및 비교 회로가 필요 없어 기존 수정 유클리드 구조들에 비해 매우 낮은 하드웨어 복잡도를 갖는다. 시스톨릭 에레이 (systolic array)를 이용한 제안하는 구조는 키 방정식 (key equation) 연산을 위해서 초기 지연 없이 2t 클록 사이클만을 필요로 한다. 또한, 3t＋2개의 기본 셀 (basic cell)을 사용하는 DCME 구조는 오직 하나의 PE (processing element)를 사용하므로 규칙성 (regularity) 및 비례성(scalability)을 갖는다. 0.25㎛ Faraday 라이브러리를 사용하여 논리합성을 수행한 RS 복호기는 200㎒의 동작 주파수 및 1.6Gbps의 데이터 처리 속도를 갖는다. (255, 239, 8) RS 코드 복호를 수행하는 DCME 구조와 전체 RS 복호기의 게이트 수는 각각 21,760개와 42,213개이다. 제안하는 RS 복호기는 기존 RS 복호기들에 비해 23%의 게이트 수 절감 및 전체 지연 시간의 10%가 향상되었다.

• 대한전자공학회논문지SD
• /
• 제45권12호
• /
• pp.47-56
• /
• 2008

최근 대두되고 있는 유비쿼터스(ubiquitous) 환경과 같이 어느 곳, 어느 때, 누구든지 원하는 정보를 획득할 수 있는 무선 네트워킹의 구축을 위해서는 반드시 필요한 기술로 RFID 시스템은 기본적으로 정보를 저장하고 있는 태그(tag, transponder)를 아이템에 부착하고, 리더(reader)는 라디오(radio) 주파수를 이용하여 태그에 저장하고 있는 고유 번호 (identification number) 등의 정보를 읽어 낸다. 본 논문은 FeRAM을 내장한 EPCglobal UHF 태그 칩 설계에 관한 내용이다. 태그 칩의 구성은 메모리, 아날로그, 디지털 3부분으로 나눌 수 있는데 디지털 부분에서 전력 소모를 줄이는 방법으로 순차적인 데이터 처리 구조에 게이티드 클록(gated clock)을 사용하여 해당 모듈의 동작에 의한 동적 전력 소모량을 최대한 줄였다. 태그는 $0.25{\mu}m$ CMOS 공정을 사용하여, 잔류 분극 값이 $32{\mu}C/cm^2$, 3V 인가전압에서 $2.5{\times}10^{-6}A/cm^2$ 누설 전류를 가진 ferrocapacitance를 사용하고 있다. 태그의 면적은 절단선을 포함하여 $750{\mu}m{\times}750{\mu}m$이며, 태그 소모 전력은 인가전압 2V에서 약 $17.8{\mu}W$이다.

• 전자공학회논문지
• /
• 제53권10호
• /
• pp.103-108
• /
• 2016

미래의 것으로 여겨지던 pervasive 컴퓨팅이 현재 널리 이용되고 있다. Pervasive 컴퓨팅의 단점으로 여겨지는 데이터의 유출문제는 데이터의 확실한 보호가 이루어진다면 크게 부각되지 않겠지만 해커들의 홈 네트워크를 통한 정보 수집 등과 같은 문제들이 발생하고 있다. Pervasive 디바이스는 일반적으로 소비 전력, 공간 및 비용 측면에서 제약을 가지고 있고 완벽한 암호화 환경의 구현은 현실적으로 불가하다. 따라서 연구의 초점은 가능한 적은 메모리를 필요로 하는 암호화 경량화에 집중하고 있다. 본 논문은 새로운 경량 블록 암호의 설계 및 구현에 초점을 두고 치환-순열(S-P) 네트워크와 파이스텔 구조의 장단점을 연구하여, 두 가지 네트워크의 이용시 가장 적합한 방향을 제시한다. 알고리즘은 S-박스 및 P-박스와 함께 파이스텔 구조를 사용한다. 본 논문에서는 백도어 아이디어가 알고리즘에 사용되는 것을 방지하기 위해 S-박스를 사용하였다. P-박스와 달리 S-박스는 키 디펜던트 원 스테이지 오메가 네트워크를 사용하여 보안 단계를 향상하였다. 본 논문에서 제안하는 하드웨어는 Verilog HDL로 설계되었으며 Virtex6 XC4VLX80 FPGA iNEXT-V6 테스트 보드를 사용하여 검증하였다. Simple core design은 337 MHz의 최대 클록 주파수에서 196 슬라이스를 합성한다.

• 한국정보통신학회논문지
• /
• 제8권1호
• /
• pp.170-178
• /
• 2004

본 논문에서는 Modified Euclid 알고리즘을 이용하여 고속의 Reed-Solomon 복호기를 설계하였다. Reed-Solomon 부호의 복호 알고리즘은 오증을 계산하고, 에러 위치 다항식을 구한 후, 에러를 판단하여, 에러 크기 값을 구하는 4단계로 이루어지는데, 본 논문에서는 복호기의 속도를 증가시키고 Latency를 줄이기 위하여 병렬구조의 신드롬 생성기와 빠른 클록 속도의 Modified Euclid 알고리즘 블록을 사용하였으며, Chien Search 블록에서는 에러 위치 다항식을 짝수항과 홀수항으로 나누어 설계하였다. 먼저, 알고리즘과 회로의 동작을 확인하기 위해 C++로 프로그램을 작성하여 검증을 한 후, 이를 바탕으로 Verilog로 하드웨어를 기술하였다. 또한, 각 블록에 대한 로직 시뮬레이션을 거친 후, $.25{\mu}m$ CMOS 라이브러리를 이용하여 Synopsys사의 합성 툴로 합성을 하고, 최종적으로 후반부 설계인 레이아웃을 시행하였다. 본 논문의 칩은 최대 동작 주파수가 250MHz로서 최대 데이터 전송률은 1Gbps이다.

• 한국정보통신학회논문지
• /
• 제19권10호
• /
• pp.2380-2388
• /
• 2015

영상에서 움직임이 있는 객체 영역을 검출하기 위한 이동 객체 검출(moving object detection; MOD) 알고리듬을 EGML(effective Gaussian mixture learning) 기반 배경 차분 방법을 적용하여 하드웨어로 설계하였다. EGML 계산 일부의 근사화를 통해 하드웨어 복잡도를 줄였으며, 파이프라이닝 적용을 통해 동작속도를 개선하였다. Verilog-HDL을 이용하여 하드웨어를 설계하였으며, MATLAB/Simulink와 FPGA가 연동된 FPGA- in-the-loop 환경에서 하드웨어 동작을 검증하였다. 설계된 MOD 프로세서는 XC5VSX95T FPGA 디바이스에서 2,218 슬라이스로 구현되었으며, 102 MHz의 클록 주파수로 동작하여 102 MS/s의 처리율을 갖는 것으로 평가되었다. IEEE CDW-2012 데이터 세트의 12가지 영상에 대해 MOD 프로세서의 성능을 분석한 결과, 평균 recall 값은 0.7631, 평균 precision 값은 0.7778, 그리고 평균 F-measure 값은 0.7535로 각각 평가되었다.

• 방송공학회논문지
• /
• 제16권2호
• /
• pp.293-304
• /
• 2011

본 논문에서는 H.264/AVC 인코더에서 가장 많은 연산 시간이 소요되는 움직임 추정(motion estimation, ME) 동작을 위한 하드웨어의 구조를 제안하고 IP(intellectual property) 형태로 구현하였다. 고속 움직임 추정기의 구조는 버퍼(buffer), PU 어레이(processing unit array), SAD 선택기(SAD selector), MV 생성기(motion vector generator) 등으로 구성되어 있다. PU 어레이는 16개의 PU로 구성되어 있고, 각각의 PU는 16개의 PE(processing element)로 이루어져 있다. 제안한 하드웨어의 동작적인 특징은 외부메모리 접근량을 줄이기 위해 현재와 참조프레임의 데이터를 재사용한다는 것과 SAD연산을 수행할 때 클록의 손실 없이 계산을 할 수 있다는 것이다. 구현한 고속 움직임 추정기는 Altera 사의 FPGA인 StatixIII EP3SE80F1152C2에서 3%의 자원을 사용하였고, 최대 동작주파수는 446.43MHz이었다. 따라서 구현한 하드웨어는 1080p 영상을 최대 50fps로 처리할 수 있다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2013년도 춘계학술대회
• /
• pp.635-637
• /
• 2013

본 논문에서는 실시간으로 스테레오 정합을 수행하기 위한 하드웨어 구조를 제안한다. 스테레오 정합의 연산을 분석하여 중간 연산 결과를 재사용하여 연산량과 메모리 접근수를 최소화한다. 이러한 동작을 수행할 수 있는 스테레오 정합 연산 셀의 구조를 병렬적으로 확장하여 탐색 범위 내의 모든 비용함수를 동시에 연산할 수 있는 하드웨어의 구조를 제안한다. 이러한 하드웨어 구조를 확장하여 2차원 영역에 대한 비용함수를 연산할 수 있는 하드웨어의 구조와 동작을 제안한다. 구현한 하드웨어는 FPGA 환경에서 최소 250Mhz의 클록 주파수에서 동작이 가능하고, 64화소의 탐색범위를 적용한 경우에 $640{\times}480$ 스테레오 영상을 약 813fps의 성능으로 처리할 수 있다.

• 한국통신학회논문지
• /
• 제34권11C호
• /
• pp.1029-1039
• /
• 2009

본 논문에서는 기존의 변이 영상 획득 방법들에 비하여 시간 대비 정확도가 우수한 기법을 제안하고 H/W로 구현한다. 제안한 기법은 고속 연산이 가능한 화소 대 화소의 움직임 추정 기법을 이용한다. 움직임 추정 기법은 영상 내 텍스쳐의 분포 특성과 무관하게 정합 윈도우의 유사성에만 의존하기 때문에 추출된 변이정보의 정확도가 떨어진다. 이를 해결하기 위해서 영상의 국부 특성에 따른 가변 크기 윈도우 정합 기법을 도입하고, 영상 내 텍스쳐가 균일한 부분 및 물체의 윤곽선 부분에서도 높은 정확도를 얻는다. 제안한 기법은 고속 연산이 가능하도록 수행속도에 최적화된 하드웨어로 설계된다. 하드웨어는 Verilog-HDL로 설계하였고, Hynix $0.35{\mu}m$ CMOS 라이브러리를 사용하여 게이트수준으로 합성하였다. 구현한 하드웨어는 최대 120MHz의 클록 주파수에서 초당 15 프레임을 안정적으로 처리할 수 있었다.

• 한국컴퓨터정보학회논문지
• /
• 제16권5호
• /
• pp.1-11
• /
• 2011

최근 모바일 멀티미디어 기기들의 사용이 증가 하면서 고성능 멀티미디어 프로세서에 대한 필요성이 증가하고 있다. 본 논문에서는 낮은 소비전력으로 고성능 멀티미디어 애플리케이션을 구현할 수 있는 SIMD기반 병렬프로세서를 제안한다. 제안하는 병렬프로세서는 16개의 프로세싱 엘리먼트로 구성되어 있으며, 3단계 파이프라인 구조로 설계되었다. 모의실험 결과, 제안한 SIMD기반 병렬프로세서는 기존의 병렬프로세서보다 프로세싱 엘리먼트 당 상대 연산 처리량에서 높은 성능을 보였으며, 또한 동일한 130nm 테크놀리지와 720 클록주파수에서 상용 고성능 프로세서인 TI C6416보다 1.4~31.4배의 성능 향상 및 5.9~8.1배의 에너지 효율 향상을 보였다. 제안한 병렬프로세서를 하드웨어 설계언어인 verilog HDL을 이용하여 설계하였고, FPGA를 이용해 검증하였다.

• 융합신호처리학회논문지
• /
• 제1권2호
• /
• pp.177-185
• /
• 2000

본 논문에서는 SEED 알고리즘을 구현하는 암호 보조 프로세서를 CPLD로 구현하였다. 속도 와면적 사이의 상반 관계를 고려하여, 암호 보조 프로세서는 1 라운드 동작을 3개의 부분 라운드로 나누고, 클록마다 하나의 부분 라운드를 수행하는 구조를 갖는다. 동작속도를 향상시키기 위해서 암호 및 복호 동작의 라운드 키를 온라인 사전 계산 기법을 사용하여 계산하였으며, 다양한 분야에 응용 할 수 있도록 4가지 동작 모드를 지원한다. 설계한 암호 프로세서는 알테라사 EPF10K100GC503-3 디바이스에 구현하고, PC ISA 버스 인터페이스를 통한 문서 파일에 대한 암$\cdot$ 복호화 동작을 통해올바른 동작이 이루어짐을 확인하였다. 설계된 회로는 약 29,300개의 게이트로 구성되며 CPLD상에서 약 18Mhz의 동작 주파수를 가지며, ECB 동작 모드에서 약 44 Mbps의 암$\cdot$복호율의 성능을 얻을 수 있었다.