• Journal of the Institute of Electronics Engineers of Korea SC
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• v.42 no.5 s.305
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• pp.27-34
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• 2005

Ventricular fibrillation(VF) is generally caused by chaotic behavior of electrical propagation in heart and may result in sudden cardiac death. In this study, we proposed a ventricular fibrillation detection algorithm based on support vector machine classifier, which could offer benefits to reduce the teaming costs as well as good classification performance. Before the extraction of input features, raw ECG signal was applied to preprocessing procedures, as like wavelet transform based bandpass filtering, R peak detection and segment assignment for feature extraction. We selected input features which of some are related to the rhythm information and of others are related to wavelet coefficients that could describe the morphology of ventricular fibrillation well. Parameters for SVM classifier, C and ${\alpha}$, were chosen as 10 and 1 respectively by trial and error experiments. Each average performance for normal sinus rhythm ventricular tachycardia and VF, was 98.39%, 96.92% and 99.88%. And, when the VF detection performance of SVM classifier was compared to that of multi-layer perceptron and fuzzy inference methods, it showed similar or higher values. Consequently, we could find that the proposed input features and SVM classifier would one of the most useful algorithm for VF detection.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.10 no.5
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• pp.435-441
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• 2017

Detecting an inter-harmonic accurately is not easy work, because it has small magnitude, and its frequency which can be observed is not an integer multiple of fundamental frequency. In this paper, a new method using filter bank system and adaptive predictor is proposed. Filter bank system decomposes input signal to sub bands. In adaptive predictor, inter-harmonic is detected with decomposed sub band signal as input, and error signal as output. In this scheme, input-output characteristic of adaptive predictor is notch filter, as predicted harmonic is canceled in error signal, so detecting an inter-harmonic can be possible. Magnitude and frequency of detected inter-harmonic is estimated by recursive algorithm. The performances of proposed method are evaluated to sinusoidal signal model synthesized with harmonics and inter-harmonics. And validity of the method is proved as comparing the inter-harmonic detection results to MUSIC and ESPRIT.

• Journal of IKEEE
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• v.8 no.2 s.15
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• pp.161-165
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• 2004

In this paper, an 8bit wave pipelined adder using the static CMOS plus Edge-Sensing Completion Detection Logic is presented. The clockless wave-pipelining algorithm was implemented in the circuit design. The Edge-Sensing Completion Detection (ESCD) in the algorithm is consisted of edge-sensing circuits and latches. Using the algorithm, skewed data at the output of 8bit adder could be aligned. Simulation results show that the adder operates at 1GHz in $0.35{\mu}m$ CMOS technology with 3.3V supply voltage.

• Journal of IKEEE
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• v.7 no.1 s.12
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• pp.107-118
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• 2003

In this paper, dynamic control model is formulated by considering the geometrical structure of the deaerator storage tank in nuclear power plant and input-output flow rate at steady state, and we describe fault detection and diagnosis (FDD) scheme based on the adaptive estimator. The performance and effectiveness of the proposed FDD scheme are evaluated by applying real operating data obtained from the YOUNGKWANG 3 & 4 FSAR.

• Proceedings of the KIPE Conference
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• 2013.07a
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• pp.435-436
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• 2013

본 논문에서는 효율 개선을 위하여 변압기를 구비하지 않은 계통 연계형 전력변환장치에서의 직류분(DC offset) 검출에 대하여 알아본다. 변압기를 사용하지 않음으로써, 교류 출력에 직류 성분이 혼입하여 계통에 유입되는 경우 직류 성분이 주상변압기 등에 편자 현상 등으로 계통이나 다른 수용가 설비에 고장을 일으킨다. 스위칭 등의 이상에 따른 직류가 계통에 유출되는 것을 시뮬레이션을 통하여 확인해 보고 직류 검출하는 방법을 확인하도록 한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.4
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• pp.50-50
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• 2001

IDDQ 테스트는 CMOS VLSI 회로에서 발생 가능한 여러 종류의 물리적 결함을 효율적으로 검출 할 수 있는 테스트 방식이다. 본 논문에서는 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 IDDQ 테스트 알고리즘을 이용하여 패턴 생성기를 개발하였다. 고려한 합선고장 모델은 회로의 레이아웃 정보에 의존하지 않으며, 내부노드 혹은 외부노드에 한정시킨 합선고장이 아닌 테스트 대상회로의 모든 노드에서 발생 가능한 단락이다. 구현된 테스트 패턴 생성기는 O(n2)의 복잡도를 갖는 합선고장과 전압 테스트 방식에 비해 상대적으로 느린 IDDQ 테스트를 위해서 새롭게 제안한 이웃 조사 알고리즘과 고장 collapsing 알고리즘을 이용하여, 빠른 고장 시뮬레이션 시간과 높은 고장 검출율을 유지하면서 적은 수의 테스트 패턴 생성이 가능하다. ISCAS 벤치마크 회로의 모의실험을 통하여 기존의 다른 방식보다 우수한 성능을 보였다.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.134-135
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• 2014

본 논문에서는 동적 전압 보상기를 위한 속응성을 향상시킨 입력 전압의 크기를 검출하는 기법을 제안한다. 동적 전압 보상기가 계통 전압에서 발생한 순시전압강하를 보상하기 위해서는 강하된 전압을 검출해야 한다. 외란에 강인하고 빠른 응답 특성을 가지는 재귀형 최소 자승법을 사용하여 입력 전압으로 부터 강하된 전압의 크기를 구하고 보상전압을 생성한다. 생성된 보상전압은 입력 전압에 더해져 안정된 부하전압을 공급한다. 시뮬레이션 결과를 통해 제안하는 방법의 타당성을 검증한다.

• Proceedings of the IEEK Conference
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• 2003.07c
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• pp.2485-2488
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• 2003

본 논문에서는 DSP를 이용하여 운동하는 물체의 회전량을 측정하는 실린더형 진동 자이로스코프(이하 자이로) 제어기를 개발하였다. 진동 자이로를 구동하기 위해서는 정밀 진동제어와 신호 처리와 같은 고급 제어 기술이 필요하다. 정밀진동제어는 진동 자이로를 구동하기 위해 필요한 핵심기술로써 기존의 PLL(phase-locked loop)방식은 외부환경에 민감하여 구현이 까다로울 뿐만 아니라 자이로 개개의 고유 진동수가 다르기 때문에 대량 생산에 어려움이 있었다. 또한 자이로 출력 신호로부터 회전량을 검출하기 위해서는 진폭과 당향성 검출의 본 회로뿐만 아니라 잡음 제거와 신호 증폭, 온도 보상과 같은 전처리 과정도 필요하다. 본 논문에서는 DSP를 통해 정밀 진동제어와 잡음 제거, 방향성 검출 등의 기능들을 구현하였으며 증폭과 진폭(회전량) 검출은 아날로그 회로를 이용하였다. 또 한 외부와의 인터페이스를 위해 D/A 회로를 설계하였고 이들을 실험을 통해 검증하였다.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.1
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• pp.219-224
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• 2014

In this paper, we study the scattering characteristics of particle using Mie scattering based on various variables such as particle size and refraction of particle, wavelength of laser and angle of receiver to get diffuse light. And we consist a optical system for particle detection, then analyzed the characteristics of the optical system. And based on these characteristics, we develop a particle detection chamber for particle counter and shows experiment result.

• Proceedings of the KIPE Conference
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• 2015.07a
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• pp.291-292
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• 2015

본 논문은 계통과 연계된 3상 전압원 인버터를 기반으로 한 BESS의 능동 단독 운전 검출 방법을 제안한다. 계통 전압의 불평형에서도 안정적으로 위상을 추종할 수 있는 DDSRF_PLL(Decoupled Double Synchronous Reference Frame_PLL)방식을 적용 하였으며, 검출된 위상각 정보를 통해 정상분 전류 제어기와 역상분 전류 제어기를 독립적으로 제어할 수 있게 된다. 이를 위해 IEEE 1547과 UL1741에서 제시하는 단독 운전 기준 시험 회로를 구성하여 PSCAD/EMTDC 소프트웨어를 통한 시뮬레이션과 5kw프로토타입 하드웨어 장치를 통해 제안된 단독 운전 검출 방법을 검증하였다.