• 전자공학회논문지D
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• 제36D권9호
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• pp.6-12
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• 1999

전력증폭기는 동작 주파수, 동작 전압, 동작 온도에 따라 이득 및 비선형 특성이 달라져서 Feedforware 방식 선형전력 증폭기를 구현시 자동적응 주 신호 제거회로의 구현이 매우 어렵다. 보통 Pilot Tone 들을 사용하여 구현하나 본 논문에서는 입력 신호를 IQ 복조기의 LO 신호로 이용하고 빼기 회로에 인가되는 주 경로 및 보조 경로의 신호들을 IQ 복조기의 RF 신호로 이용함으로써 얻어지는 상대 위상과 진폭을 비교함으로써 주 신호 제거효과를 얻었다. 제안된 방법으로 주파수 성분이 877MHz와 882MHz 인 2-tone 입력에 따른 선형전력증폭기 출력이 36.2 ~ 28.2 dBm/tone 일 때 28.34 ~ 34.66dB의 주 신호 제거 특성을 얻었으며 선형전력증폭기의 동작 전압을 바꾸어도 31.3dB의 제거 특성을 얻었다.

• 한국전자파학회논문지
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• 제15권8호
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• pp.781-787
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• 2004

본 논문에서는 셀룰러/PCS/IMT-2000서비스를 동시에 수용할 수 있는 기지국용 다중대역 평판 안테나를 설계 및 제작하였다. 설계된 안테나는 두 개의 유전체 층과 폼 물질로 구성되었고 마이크로스트립 패치의 길이 방향과 너비 방향에 노치가 삽입되었다. 안테나의 광대역 특성을 위해서, 공진 개구면을 가지는 개구면 결합 안테나에 폼 물질을 사용하였으며, 패치의 너비 방향에 노치를 삽입하여 이중 공진 특성을 얻었다. 이를 통해, 광대역 특성을 유지하면서 주파수비( $f_{H/}$ $f_{L}$)가 1:2를 넘는 이중 공진 특성을 얻을 수 있었다. 설계된 안테나의 대역폭은 전압정재파비 1.5 이하로 셀룰러/PCS/IMT-2000 대역을 모두 만족하였고 측정된 안테나의 대역폭은 전압정재파비 1.5 이하로 셀룰러 대역에서 77 MHz, PCS/IMT-2000대역에서 550 MHz이며, 이득은 전 대역에서 약 5.65 dBi에서 7.4 dBi를 얻을 수 있었다.다.다.

• 한국전자파학회논문지
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• 제19권4호
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• pp.484-491
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• 2008

본 논문에서는 LDMOS FET를 이용하여 스위칭 방식의 L-대역 고속 펄스 고전력 증폭기를 설계하고 제작하였다. 이를 위해 LDMOS FET의 드레인 전원을 스위칭하기 위한 고전압 스위칭 회로를 제안하였다. LDMOS FET를 이용한 펄스 고전력 증폭기는 단일 전원을 사용하고, 소자 특성상 이득과 출력이 높기 때문에 기존의 GaAs FET를 사용한 증폭기에 비해 구조가 간단하며, 사용 전압($V_{ds}=26{\sim}28\;V$)에 비해 최대 허용 전압(65 V)이 $2{\sim}3$배 높아 스위칭 방식에 적합하다. LDMOS FET를 이용하여 제작된 1.2 GHz 대역 100 W 펄스 증폭기는 펄스 폭이 2 us, PRF가 40 kHz의 출력 신호에서 상승 시간이 28.1 ns, 하강 시간이 26.6 ns로 측정되었다.

• 한국정보통신학회논문지
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• 제14권1호
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• pp.197-204
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• 2010

본 논문은 저 전압 및 저 왜곡 스위치형 커패시터 (switched-capacitor, SC)를 적용한 새로운 형태의 몸체효과 보상형 스위치 구조를 제안한다. 제안된 회로는 저 전압 SC회로를 위해서 rail-to-rail 스위칭을 허용하며, 기존의 부트스트랩 된 회로 (19dB)보다 더 우수한 총 고조파 왜곡을 가진다. 설계된 2-1 캐스케이드 시그마 델타 변조기는 통신 송수신 시스템내의 오디오 코덱을 위한 고해상도 아날로그-디지털변환을 수행한다. 1단 폴드형 캐스코드 연산증폭기 및 2-1 캐스케이드 시그마 델타 변조기는 0.25 마이크론 이중 폴리 3-금속 표준 CMOS 공정으로 제작되었으며, 2.7V에서 동작한다. 연산증폭기의 1% 정착시간은 16 pF의 부하 용량에 대해 560ns를 보였다. 제작된 시그마 델타 변조기에 대한 검사는 비트 스트림 검사 및 아날로그 분석기를 이용하여 수행 되었다. 다이크기는 $1.9{\times}1.5\;mm^2$였다.

• 한국통신학회논문지
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• 제27권5C호
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• pp.500-505
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• 2002

본 논문에서는 50%의 duty cycle 출력을 가지며, 디지털 방식으로 분주수를 제어할 수 있는 새로운 분주기 구조를 제안하였다. 그리고 0.25$\mu\textrm{m}$ 2-poly, 5-metal CMOS 공정 파라미터를 이용한 HSPICE 모의실험을 통해서 제안한 주파수 분주기를 이용한 900MHz 주파수 합성기를 설계하였다. 제안한 주파수 분주기의 동작은 0.65$\mu\textrm{m}$ 2-poly, 2-metal CMOS 공정을 사용하여 제작한 칩을 측정하여 확인하였다. 설계한 전압제어발진기(VCO)는 2.5V 전원전압 하에서 900MHz의 중간주파수, $\pm$10%의 동작 범위, 154MHz/V의 이득을 가진다. 또한 모의실험 결과 주파수 합성기의 settling time은 약 $1.5\mu\textrm{s}$이고, 짝수와 홀수 분주시 50%의 duty cycle과 820MHz~1GHz의 동작 주파수 범위를 갖으며, 전력소모는 대략 70mW임을 확인하였다.

• 전자공학회논문지
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• 제49권12호
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• pp.242-246
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• 2012

본 논문에서는 지상파 및 케이블 디지털 TV를 위한 더블 컨버전 (double-conversion) zero-IF 튜너에 적합한 저잡음 고선형 광대역 RF 프런트 엔드를 제안한다. 저잡음 증폭기는 전류 증폭 기반의 잡음 제거 기법을 적용하여 저잡음과 고선형성 특성을 갖는다. 상향 변환 믹서와 SAW 필터 버퍼는 3차 intermodulation 제거 기법을 적용하여 고선형성 특성을 갖는다. 제안한 RF 프런트 엔드는 $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였고, 전원 전압 1.8 V에서 60 mA의 전류를 소모하면서 48 MHz에서 862Hz의 디지털 TV 밴드에서 30 dB의 전압 이득, 4.2 dB의 single side-band 잡음 지수, 40 dBm의 IIP2, -4.5 dBm의 IIP3의 성능을 보인다.

• 대한전자공학회논문지TC
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• 제44권4호
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• pp.28-39
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• 2007

본 논문에서는 저잡음 증폭기 (LNA)를 위한 새로운 구조의 프로그램 가능한 고주파 검사용 설계회로 (RF DFT)를 제안한다. 개발된 RF DFT 회로는 DC 측정만을 이용하여 LNA의 RF 변수를 측정할 수 있으며, 최근의 RFIC 소자에 매우 유용하다. DFT 회로는 프로그램 가능한 커패시터 뱅크 (programmable capacitor banks)와 RF 피크 검출기를 가진 test amplifier를 포함하며, 측정된 출력 DC 전압을 이용하여 입력 임피던스와 전압이득과 같은 LNA 사양을 계산할 수 있다. 이러한 온 칩 DFT 회로는 GSM, Bluetooth 및 IEEE802g 표준에 이용할 수 있는 3가지 주파수 대역, 즉 1.8GHz, 2.4GHz, 5.25GHz용 LNA에서 사용할 수 있도록 자체적으로 프로그램 할 수 있다. 이 회로는 간단하면서도 저렴하다

• 전자공학회논문지
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• 제50권12호
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• pp.71-79
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• 2013

본 논문에서는 이퀄라이저 적응기(adaptation)를 포함하는 12.5 Gb/s 저전력 수신단 설계에 대해서 기술한다. 샘플러와 직렬 변환기를 사용한 저전력 아날로그 이퀄라이저 적응기를 구현함으로써 채널과 칩 공정 변화에 능동적으로 적응할 수 있으며 그 적응 원리에 대해서 설명한다. 또한 저전력을 위한 전압 모드 송신기의 접지 기반 차동 신호를 수신하는 기술에 대해서 설명하였다. 17.6 dB의 피킹 이득을 갖는 CTLE(Continuous Time Linear Equalizer)는 6.25 GHz에서 -21 dB 손실을 갖는 채널의 길게 늘어지는 ISI(Inter Symbol Interference)를 제거한다. 45 nm CMOS 공정을 이용하여 eye diagram에서 200 mV의 전압 마진과 0.75 UI의 시간 마진을 갖고 0.87 mW/Gb/s의 낮은 전력 소모를 유지한다.

• 전기전자학회논문지
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• 제18권4호
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• pp.586-592
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• 2014

본 논문에서는 DT-CMOS(Dynamic Threshold voltage Complementary MOSFET) 스위칭 소자를 사용한 DC-DC Buck 컨버터를 제안하였다. 높은 효율을 얻기 위하여 PWM 제어방식을 사용하였으며, 낮은 온 저항을 갖는 DT-CMOS 스위치 소자를 설계하여 도통 손실을 감소시켰다. 제안한 Buck 컨버터는 밴드갭 기준 전압 회로, 삼각파 발생기, 오차 증폭기, 비교기, 보상 회로, PWM 제어 블록으로 구성되어 있다. 삼각파 발생기는 전원전압(3.3V)부터 접지까지 출력 진폭의 범위를 갖는 1.2MHz의 주파수를 생성하며, 비교기는 2단 증폭기로 설계되었다. 그리고 오차 증폭기는 70dB의 이득과 $64^{\circ}$의 위상여유를 갖도록 설계하였다. 또한 제안한 Buck 컨버터는 current-mode PWM 제어회로와 낮은 온 저항을 갖는 스위치를 사용하여 100mA의 출력 전류에서 최대 95%의 효율을 구현하였으며, 1mA 이하의 대기모드에도 높은 효율을 구현하기 위하여 LDO 레귤레이터를 설계하였으며, 또한 2개의 IC 보호 회로를 내장하여 신뢰성을 확보하였다.

• 한국전자파학회논문지
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• 제18권8호
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• pp.964-969
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• 2007

본 논문에서는 모바일 RFID 시스템 환경을 제시하였고, 그 환경에 적합한 저 잡음 차동 콜피츠 전압 제어 발진기를 구현하였다. 밀집 리더 환경에 맞춘 전압 제어 발진기는 $0.35{\mu}m$ 공정을 사용하였고, 주파수 범위는 RFID 주파수 범위인 $860{\sim}960 MHz$를 포함시킬 수 있도록 $1.55{sim}2.053 GHz$로 설계하였다. 2분주기 출력에서 측정한 위상 잡음은 오프셋 주파수가 40 kHz일 때 -106 dBc/Hz로 측정되었고, 1MHz일 때에는 -135 dBc/Hz로 측정되었다. 5 비트의 디지털 튜닝을 이용하여 낮은 발진기 이득(<45 MHz/V)을 갖게 하여 주파수 합성기에서의 위상 잡음 특성을 좋게 하였다. 설계한 차동 콜피츠 발진기의 FOM은 1.93 dB로 타 2 GHz 대역의 발진기들 보다 높게 측정되었다.