• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.306.2-306.2
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• 2014

전자기기의 휴대성과 이동성이 강조되고 있는 현대사회에서 비휘발성 메모리는 메모리 산업에 있어 매우 매력적인 동시에 커다란 잠재성을 지닌다. 이미 공정의 한계에 부딪힌 Flash 메모리를 대신하여 10nm 이하의 공정이 가능한 상변화 메모리(Phase-Change Memory, PRAM), 스핀 주입 자화 반전 메모리(Spin Transfer Torque-Magnetic RAM, STT-MRAM), 저항 변화 메모리(Resistive Random Access Memory, ReRAM)가 차세대 비휘발성 메모리 후보로서 거론되고 있으며, 그 중에서도 ReRAM은 빠른 속도와 낮은 소비 전력, CMOS 공정 호환성, 그리고 비교적 단순한 3차원 적층 구조의 특성으로 인해 활발히 연구되고 있다. 특히 최근에는 질화물 또는 질소를 도핑한 산화물을 저항변화 물질로 사용하는 ReRAM이 보고되고 있는데, 이들은 동작전압이 낮을 뿐만 아니라 저항 변화(Resistive Switching, RS) 과정에서 일어나는 계면 산화를 방지할 수 있으므로 ReRAM의 저항 변화 재료로서 각광받고 있다. 그러나 Cell 단위의 ReRAM 소자를 Crossbar Array 구조에 적용시켰을 때 주변 Cell과의 저항 상태 차이로 인해 전류가 낮은 저항 상태(LRS)의 Cell로 흘러 의도치 않은 동작을 야기한다. 이와 같이 누설 전류(Leakage Current)로 인한 상호간의 간섭이 일어나는 Cross-talk 현상이 존재하며, 공정의 간소화와 집적도를 유지하면서 이 문제를 해결하는 것은 실용화하기에 앞서 매우 중요한 문제이다. 따라서, 본 논문에서는 Read 동작 시 발생하는 Cell과 Cell 사이의 Cross-talk 문제를 해결하기 위해 자가 정류 특성(Self-Rectifying)을 가지는 실리콘 질화물/알루미늄 질화물 이중층(Si3N4/AlN Bi-layer)으로 구성된 ReRAM 소자 구조를 제안하였으며, Sputtering 방법을 이용하여 제안된 소자를 제작하였다. 전압-전류 특성 실험결과, 제안된 구조에 대한 에너지 밴드 다이어그램 시뮬레이션 결과와 동일하게 Positive Bias 영역에서 자가 정류 특성을 획득하였고, 결과적으로 Read 동작 시 발생하는 Cross-talk 현상을 차단할 수 있는 결과를 확보하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.368-368
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• 2012

무기물 나노입자를 포함하는 유기물/무기물 나노복합체는 플렉시블 전자 소자에 적용이 가능하기 때문에 차세대 비휘발성 메모리 소자에 대한 응용연구가 활발히 진행되고 있다. 본 논문에서는 $CuInS_2$ (CIS)/ZnS 코어-쉘 나노 입자를 포함한 poly(N-vinylcarbazole) (PVK) 고분자 박막을 기억 매체로 사용하는 유기 쌍안정성 소자(organic bistable devices, OBD) 메모리 소자를 제작하고 전기적 성질에 대하여 관찰하고 전하 수송 메카니즘에 대하여 규명하였다. 화학적 방법으로 형성한 CIS/ZnS 코어-쉘 나노 입자와 PVK를 toluene 용매에 녹인 후 초음파 교반기를 사용하여 나노 복합 소재를 형성하였다. 하부 전극으로 indium-tin-oxide (ITO)가 증착되어 있는 유리 기판 위에 나노 복합 소재를 스핀코팅 방법으로 도포한 후 열을 가해 잔류 용매를 제거하였다. CIS/ZnS 코어-쉘 나노 입자가 분산되어 있는 PVK 나노 복합 소재로 구성된 박막위에 상부 전극으로 Al을 열증착하여 메모리 소자를 제작하였다. 전류-전압 (I-V) 측정 결과에서 저전압에서는 전도도가 낮은 OFF 상태를 유지하다 어느 특정 양의 전압에서 전도도가 갑자기 증가하여 높은 전도도의 ON 상태로 전이되는 쌍안정성이 관찰되었다. 전류의 ON/OFF 비율은 약 $10^3$이며 역방향 바이어스를 가해주었을 때 특정 음의 전압에서 전도도가 ON 상태에서 OFF 상태로 전환되는 전형적인 OBD 메모리 소자의 I-V 특성을 나타났다. 메모리 전하 수송 메커니즘 분석 결과 쓰기 과정은 thermionic emission (TE), space-charge-limited-current (SCLS) 모델과 지우기 과정은 Fowler-Nordheim (FN) 터널링 모델로 설명이 되었다. 제작된 소자에 대해 기억 시간 측정 결과는 ON과 OFF 상태의 전류가 장시간에도 변화가 거의 없는 소자의 안정성을 보여주었다. 이 실험 결과는 CIS/ZnS 코어-쉘 나노 입자가 분산되어 있는 PVK 나노 복합 소재를 사용하여 안정성을 가진 OBD 메모리 소자를 제작할 수 있음을 보여주고 있다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.186-186
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• 2010

소자의 축소화에 따라 floating gate 형의 flash 메모리 소자는 얇은 게이트 절연막 등의 이유로, 이웃 셀 간의 커플링 및 게이트 누설 전류와 같은 문제점을 지니고 있다. 이러한 문제점을 극복하기 위해 charge trap flash 메모리 (CTF) 소자가 연구되고 있지만, CTF 메모리 소자는 쓰기/지우기 속도와 데이터 보존 성능간의 trade-off 관계와 같은 문제점을 지니고 있다. 최근, 이를 극복하기 위한 방안으로, 다른 유전율을 갖는 유전체들을 적층시킨 터널 절연막을 이용한 Tunnel Barrier Engineered (TBE) 기술이 주목 받고 있다. 따라서, 본 논문에서는 TBE 기술을 적용한 MIS-capacitor를 높은 유전율을 가지는 Al2O3와 HfO2를 이용하여 제작하였다. 이를 위해 먼저 Si 기판 위에 Al2O3 /HfO2 /Al2O3 (AHA)를 Atomic Layer Deposition (ALD) 방법으로 약 2/1/3 nm의 두께를 가지도록 증착 하였고, Aluminum을 150 nm 증착 하여 게이트 전극으로 이용하였다. Capacitance-Voltage와 Current-Voltage 특성을 측정, 분석함으로써, AHA 구조를 가지는 터널 절연막의 전기적인 특성을 확인 하였다. 또한, high-k 물질을 이용한 터널 절연막을 급속 열처리 공정 (Rapid Thermal Annealing-RTA) 과 H2/N2분위기에서 후속열처리 공정 (Post-RTA)을 통하여 전기적인 특성을 개선 시켰다. 적층된 터널 절연막은 열처리를 통해 터널링 전류의 민감도의 향상과 함께 누설전류가 감소됨으로서 우수한 전기적인 특성이 나타남을 확인하였으며, 적층된 터널 절연막 구조와 적절한 열처리를 이용하여 빠른 쓰기/지우기 속도와 전기적인 특성이 향상된 비휘발성 메모리 소자를 기대할 수 있다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.49 no.8
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• pp.10-15
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• 2012

This letter proposes a low-leakage SRAM using power-gating and voltage-level control. The power-gating scheme significantly reduces leakage power by shutting off the power supply to blank memory cell blocks. The voltage-level control scheme saves leakage power by raising the ground line voltage of SRAM cells and word line decoders in data-stored memory cell blocks. A $4K{\times}8bit$ SRAM chip was fabricated using a 1.2V $0.13{\mu}m$ CMOS process. The leakage powers are $1.23{\sim}9.87{\mu}W$ and $1.23{\sim}3.01{\mu}W$ for 0~100% memory usage in active and sleep modes, respectively. During the sleep mode, the proposed SRAM consumes 12.5~30.5% leakage power compared to the conventional SRAM.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.288-288
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• 2011

최근 Charge Trap Flash (CTF) Non-Volatile Memory (NVM) 소자가 30 nm node 이하로 보고 되면서, 고집적화 플래시 메모리 소자로 각광 받고 있다. 기존의 CTF NVM 소자의 tunnel layer로 쓰이는 SiO2는 성장의 용이성과 Si 기판과의 계면특성, 낮은 누설전류와 같은 장점을 지니고 있다. 하지만 단일층의 SiO2를 tunnel layer로 사용하는 기존의 Non-Valatile Memory (NVM)는 두께가 5 nm 이하에서 direct tunneling과 Stress Induced Leakage Current (SILC) 등의 효과로 인해 게이트 누설 전류가 증가하여 메모리 보존특성의 감소와 같은 신뢰성 저하에 문제점을 지니고 있다. 이를 극복하기 위한 방안으로, 최근 CTF NVM 소자의 Tunnel Barrier Engineered (TBE) 기술이 많이 접목되고 있는 상황이다. TBE 기술은 SiO2 단일층 대신에 서로 다른 유전율을 가지는 절연막을 적층시킴으로서 전계에 대한 민감도를 높여 메모리 소자의 쓰기/지우기 동작 특성과 보존특성을 동시에 개선하는 방법이다. 또한 터널링 절연막으로 유전률이 큰 High-K 물질을 이용하면 물리적인 두께를 증가시킴으로서 누설 전류를 줄이고, 단위 면적당 gate capacitance값을 늘릴 수 있어 메모리 소자의 동작 특성을 개선할 수 있다. 본 연구에서는 CTF NVM 소자의 trap layer로 쓰이는 HfO2의 두께를 5 nm, blocking layer의 역할을 하는 Al2O3의 두께를 12 nm로 하고, tunnel layer로 Si3N4막 위에 유전율과 Energy BandGap이 유사한 HfAlO와 ZrO2를 적층하여 Program/Erase Speed, Retention, Endurance를 측정을 통해 메모리 소자로서의 특성을 비교 분석하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.159-160
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• 2012

지난 30년 동안 플래시 메모리의 주류 역할을 하였던 부유 게이트 플래시 메모리는 40 nm 기술 노드 이하에서 셀간 간섭, 터널 산화막의 누설전류 등에 의한 오동작으로 기술적 한계를 맞게 되었다. 또한 기존의 비휘발성 메모리는 동작 시 높은 전압을 요구하므로 전력소비 측면에서도 취약한 단점이 있다. 그러나 이러한 문제점들을 기존의 Si기반의 소자기술이 아닌 새로운 재료나 공정을 통해서 해결하려는 연구가 최근 활발하게 진행되고 있다. 특히, 플래시 메모리의 중요한 구성요소의 하나인 터널 산화막은 메모리 소자의 크기가 줄어듦에 따라서 SiO2단층 구조로서는 7 nm 이하에서 stress induced leakage current (SILC), 직접 터널링 전류의 증가와 같은 많은 문제점들이 발생한다. 한편, 기존의 부유 게이트 타입의 메모리를 대신할 것으로 기대되는 전하 포획형 메모리는 쓰기/지우기 속도를 향상시킬 수 있으며 소자의 축소화에도 셀간 간섭이 일어나지 않으므로 부유 게이트 플래시 메모리를 대체할 수 있는 기술로 주목받고 있다. 특히, TBM (tunnel barrier engineered memory) 소자는 유전율이 큰 절연막을 적층하여 전계에 대한 터널 산화막의 민감도를 증가시키고, 적층된 물리적 두께의 증가에 의해 메모리의 데이터 유지 특성을 크게 개선시킬 수 있는 기술로 관심이 증가하고 있다. 본 연구에서는 Si3N4/Ta2O5를 적층시킨 staggered구조의 tunnel barrier를 제안하였고, Si기판 위에 tunnel layer로 Si3N4를 Low Pressure Chemical Vapor Deposition (LPCVD) 방법과 Ta2O5를 RF Sputtering 방법으로 각각 3/3 nm 증착한 후 e-beam evaporation을 이용하여 게이트 전극으로 Al을 150 nm 증착하여 MIS- capacitor구조의 메모리 소자를 제작하여 동작 특성을 평가하였다. 또한, Si3N4/Ta2O5 staggered tunnel barrier 형성 후의 후속 열처리에 따른 전기적 특성의 개선효과를 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.290-290
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• 2010

무기물을 포함한 유기물 나노 복합체는 저전력으로 동작하는 차세대 전자 소자와 광전 소자의 응용에 대단히 유용한 소재이다. 간단하고 저렴한 제조 공정과 물질 특성의 장점을 이용한 유기물/무기물 나노 복합재료를 사용한 비휘발성 메모리 소자의 제작과 전기적 특성은 연구되었으나 실험치와 이론치의 비교에 대한 연구는 소자의 효율과 신뢰성을 증진하기 위하여 대단히 필요하다. 다양한 종류의 비휘발성 메모리 중에서 무기물을 포함한 유기물 나노복합체를 사용하여 만들어진 유기 쌍안정성 소자는 간단하게 고집적화가 가능하며 광소자와 결합할 수 있기 때문에 차세대 비휘발성 메모리 소자로서 각광을 받고 있다. 본 연구에서는 ZnO 나노입자를 포함한 PMMA 박막 구조를 기억층으로 사용하여 메모리 특성을 향상시킨 유기 쌍안정성 소자를 제작하고 그에 대한 전기적 특성을 측정과 전하 전송 메커니즘을 규명하여 이론적으로 고찰하였다. 유기 쌍안정성 소자 제작을 위해 Indium-tin-oxide가 증착된 유리 기판위에 ZnO 나노입자와 PMMA를 용매에 혼합하여 스핀코팅 방법으로 ZnO 나노 입자가 분산되어 있는 PMMA 나노 복합체를 형성하였다. 나노 복합체 박막위에 Al 전극을 열증착으로 형성하여 유기 쌍안정성 소자를 제작하여 전류-전압 측정을 하였다. 제작한 유기 쌍안정성 소자의 전하 전송 메커니즘 규명을 위해 space charge limited current 메커니즘을 이용하여 소자에 대한 시뮬레이션을 수행하였고 이를 제작한 소자에서 측정한 전류-전압 특성과 비교하였다. 이 결과는 유기 쌍안정성 소자를 제작할 때 소자의 성능 최적화에 이론적인 기초지식을 제공할 것이다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.218-218
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• 2010

기존의 비휘발성 메모리 소자는 터널 절연막으로 $SiO_2$ 단일 절연막을 이용하였다. 그러나 소자의 축소화와 함께 비휘발성 메모리 소자의 동작 전압을 낮추기 위해서 $SiO_2$ 단일 절연막의 두께도 감소 시켜야만 하였다. 하지만 $SiO_2$ 단일 절연막의 두께 감소에 따라, 메모리의 동작 횟수와 데이터 보존 시간의 감소등의 문제점들로 인해 기술적인 한계점에 이르렀다. 이러한 문제점들을 해결하기 위한 연구가 활발히 진행되고 있는 가운데, 최근 high-k 물질을 기반으로 하는 Tunnel Barrier Engineered (TEB) 기술이 주목 받고 있다. TBE 기술이란, 터널 절연막을 위해 서로 다른 유전율을 갖는 유전체를 적층함으로써 쓰기/지우기 속도의 향상과 함께, 물리적인 두께 증가로 인한 데이터 보존 시간을 향상 시킬 수 있는 기술이다. 따라서, 본 연구에서는 적층된 터널 절연막에 이용되는 $HfO_2$를 FGA (Forming Gas Annealing)와 RTA (Rapid Thermal Annealing) 공정에 의한 열처리 효과를 알아보기 위해, 온도에 따른 전기적인 특성을 MIS-Capacitor 제작을 통하여 분석하였다. 이를 위해 먼저 Si 기판 위에 $SiO_2$를 약 3 nm 성장시킨 후, $HfO_2$를 Atomic Layer Deposition (ALD) 방법으로 약 8 nm를 증착 하였고, Aluminum을 약 150 nm 증착 하여 게이트 전극으로 이용하였다. 이를 C-V와 I-V 특성을 이용하여 분석함으로 써, 열처리 공정을 통한 $HfO_2$의 터널 절연막 특성이 향상됨을 확인 하였다. 특히, $450^{\circ}C$ $H_2/N_2$(98%/2%) 분위기에서 진행한 FGA 공정은 $HfO_2$의 전하 트랩핑 현상을 줄일 뿐 만 아니라, 낮은 전계에서는 낮은 누설 전류를, 높은 전계에서는 높은 터널링 전류가 흐르는 것을 확인 하였다. 이와 같은 전압에 대한 터널링 전류의 민감도의 향상은 비휘발성 메모리 소자의 쓰기/지우기 특성을 개선할 수 있음을 의미한다. 반면 $N_2$ 분위기에서 실시한 RTA 공정에서는, 전하 트랩핑 현상은 감소 하였지만 FGA 공정 후 보다는 전하 트랩핑 현상이 더 크게 나타났다. 따라서, 적층된 터널 절연막은 적절한 열처리 공정을 통하여 비휘발성 메모리 소자의 성능을 향상 시킬 수 있음이 기대된다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.348-348
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• 2012

휴대용 저장매체에서부터 solid state disk와 같은 고속 시스템 저장 매체 까지 플래시 메모리의 활용도가 급속도로 커지고 있다. 이에 플래시 메모리에 대한 연구 또한 활발히 진행 되고 있다. 현재 다결정 실리콘을 전하 주입 층으로 사용하는 기존의 플래시 메모리는 20 nm 급 까지 비례 축소되어 활용되고 있다. 하지만 20 nm 이하 크기의 소자에서는 과도한 누설전류와 구동전압의 불안정, 큰 간섭현상으로 인한 성능저하와 같은 많은 문제점에 봉착해 있다. 이를 해결하기 위해 FinFET, Vertical 3-dimensional memory, MRAM (Magnetoresistive Random Access Memory), PRAM(Phase-change Memory)과 같은 차세대 메모리 소자에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 차세대 메모리 구조로 주목 받고 있는 FinFET 구조를 가진 플래시 메모리에서 fin 의 채널영역의 도핑 농도 변화에 의한 20 nm 이하의 게이트 크기를 가지는 소자의 전기적 특성과 프로그램 특성을 3차원 시뮬레이션을 통해 계산하였다. 본 연구에서는 FinFET 구조를 가진 플래시 메모리의 채널이 형성되는 fin의 윗부분도핑농도의 변화에 의한 전기적 특성과 프로그램 특성을 계산하였다. 본 계산에 사용된 구조는 게이트의 크기, 핀의 두께와 높이는 18, 15 그리고 28 nm이다. 기판은 Boron으로 $1{\times}10^{18}cm^{-3}$ 농도로 도핑 하였으며, 소스와 드레인, 다결정 실리콘 게이트는 $1{\times}10^{20}cm^{-3}$ 농도로 Phosphorus로 도핑 하였다. 채널이 형성되는 fin의 윗부분의 도핑농도를 $1{\times}10^{18}cm^{-3}$ 에서 $1{\times}5^{19}cm^{-3}$ 까지 변화 시키면서 각 농도에 대한 프로그램 특성과 전기적 특성을 계산하였다. 전류-전압 곡선과 전자주입 층에 주입되는 전하의 양을 통해 특성을 확인하였고 각 구조에서의 채널과 전자 주입 층의 전자의 농도, 전기장, 전기적 위치 에너지와 공핍 영역의 분포를 통해 분석하였다. 채널의 도핑농도 변화로 인한 fin 영역의 공핍 영역의 분포 변화로 인해 전기적 특성과 프로그램 특성이 변화함을 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.425-425
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• 2012

유기물/무기물 나노 복합체를 사용하여 제작한 메모리 소자는 간단한 공정과 3차원의 고집적, 그리고 플렉서블한 특성을 가지고 있어 차세대 전자 소자 제작에 매우 유용한 소재이기 때문에 많은 연구가 진행되고 있다. 다양한 유기물 메모리 소자중에서 유기 쌍안정성 소자(organic bistable devices, OBD)의 전하 수송 메커니즘은 많이 연구가 되었지만, 트랩의 밀도와 분포에 따른 전기적 특성에 대한 연구는 미흡하다. 본 연구에서는 두 전극 사이에 나노 입자가 분산되어 있는 유기물 박막에 존재하는 트랩의 밀도와 분포로 인해 같은 인가전압에서도 다른 전도율이 나타나는 현상을 분석하였다. 하부 전극으로 Indium-tin-oxide가 코팅된 유리기판과 상부 전극인 Al 사이에 나노입자가 분산된 폴리스티렌 박막을 기억 매체로 사용하는 OBD를 제작하였다. OBD의 전기적 특성을 관찰하기 위하여 space-charge-limited-current (SCLS) 모델을 사용한 이론적인 연구를 실험 결과와 비교 분석하였다. 계산된 전류-전압 결과는 트랩 깊이에 따른 가우스 분포로 이루어진 개선된 SCLS 모델을 사용하였을 때 측정된 전류-전압 결과와 잘 일치 하였다. 낮은 인가전압에서 Ohmic 전류가 생기는 것을 개선된 SCLS 모델과 병렬저항을 사용하여 설명하였다. 이 연구 결과는 유기물/무기물 나노 복합체를 사용하여 제작한 OBD의 트랩의 밀도와 분포에 따른 전기적 특성을 이해하는데 도움을 준다.