• 전력전자학회:학술대회논문집
• /
• 전력전자학회 2019년도 전력전자학술대회
• /
• pp.412-413
• /
• 2019

This paper deals with the comparisons of gain design of current controller with the first order lag characteristics. Usually the current controller for motor drives and PCSs has the first order lag characteristics to avoid the current overshoot. This paper suggests a new inductor current controller for the PCSs and also compares with other two current controllers. The simulation results show that the proposed design method also gives the first order lag characteristics and can be used as an alternative current controller for PCSs.

• 한국통신학회논문지
• /
• 제18권6호
• /
• pp.854-862
• /
• 1993

CMOS아날로그 및 아날로그 디지탈시스템은 여러 개의 기본회로로 구성되어지며 그중에서도 증폭회로 부분은 시스템의 성능을 결정할 수도 있는 중요한 블럭중에 하나이다. 증폭회로는 시스템에서 사용되어지는 용도에 따라서 여러가지 구조(고이득, 저전력, 고속회로등)를 가지며 이러한 증폭회로를 설계하기 위하여 증폭기내의 입력증폭단의 설계 방법도 다양하다. 본 논문에서는 CMOS 상보형 차동이득 구조를 갖는 새로운 형태의 입력 차동증폭 회로를 제안하였다. 제안된 회로는 CMOS 상보형 회로에 의하여 고이득 특성을 가지며, 바이어스 전류를 내부적으로 공급하여 전체 시스템 구성시, 바이어스회로를 구성하기 위한 트랜지스터의 수를 줄일 수 있다. 이 회로를 표준 $1.5{\mu}m$ 공정파라메타를 이용한 SPICE 시뮬레이션을 통하여 광범위하게 이용되고 있는 CMOS 차동증폭 회로와 비교해 본 결과, 오프셋, 위상마진등의 특성이 그대로 유지된 상태에서 이득이 배가 되었다. 또한 제안된 회로를 이용하여 높은 출력스윙(-4.5V-+4.5V)과 함께 7nsec(CL-1pF) 이하의 세틀링시간을 갖을 수 있는 CMOS비교기를 설계하였다.

• 대한전자공학회논문지SD
• /
• 제46권4호
• /
• pp.72-78
• /
• 2009

본 논문에서는 $0.13{\mu}m$ CMOS 공정의 이득(Kvco) 제어 지연 단을 이용한 위상동기루프에 사용되는 저 위상잡음 CMOS 링 전압제어발진기를 설계 및 제작한다. 제안하는 지연 단은 출력 단자를 잇는 MOSFET을 이용한 능동저항으로 전압제어발진기의 이득을 감소시킴으로써 위상잡음을 개선한다. 그리고 캐스코드 전류원, 정귀환 래치와 대칭부하 등을 이용한다. 제안한 전압제어 발진기의 위상잡음 측정결과는 1.9GHz가 동작 할 때, 1MHz 오프셋에서 -119dBc/Hz이다. 또한 전압제어발진기의 이득과 전력소모는 각각 440MHz/V와 9mW이다.

• 문화기술의 융합
• /
• 제6권3호
• /
• pp.419-425
• /
• 2020

본 연구에서는 무반사 코팅을 하지 않은, 두 개의 거울 면을 갖는 1.55um 파장용 DFB(Distributed Feedback) 레이저에서 굴절률 격자와 이득 격자가 동시에 존재할 때, 해석 프로그램을 개발하여 종 방향으로 발진 모드의 빔 분포를 해석하였다. 굴절률 격자와 이득 격자가 거울 면에서 갖는 위상 값의 변화에 따라서, δL<0인 경우에 대하여, DFB 레이저의 발진 모드에 대한 발진 이득, 빔 분포 |R(z)|와 |S(z)|, 그리고 방사전력비 P_l/P_r를 비교 분석하였다. 거울 면에서의 격자 위상 값에 관계없이 발진 모드의 문턱 전류를 낮추고 주파수 안정성을 높이기 위해서는, κL이 8보다 커야한다.

• 전력전자학회논문지
• /
• 제5권4호
• /
• pp.352-357
• /
• 2000

벡터제어기법은 유도전동기의 고성능 운전을 위해 널리 사용되고 있다. 벡터제어기법을 사용해 전동기의 속도제어를 행할 정우 전동기의 속도나 전류를 제어하기 위해 주로 PI제어기가 사용되고 있다. 이 경우 유도전동기의 동 특성은 PI제어기의 이득과 밀접한 관계를 갖고 있으며 유도전동기의 고성능제어를 위해서는 PI제어기의 이득을 최적화 시킬 필요가 있다. 그러나 PI제어기의 이득을 최적화 시키기 위해서는 전동기제이 시스템의 등가모델을 정확히 알아야 하기 때문에 변동 부하조건하에서 일관성 있는 최적 이득값을 얻기란 대단히 힘들다. 본 논문에서는 이러한 PI제어기의 단점을 보완하기 위해 과도상태만을 제어하기 위한 간략화된 퍼지제어기와 정상상태 제어를 위한 기존의 PI제어기를 병렬로 구성한 하이브리드 제어기를 제안하고 이를 실제 유도전동기의 벡터제어에 적용하여 알고리즘의 타당성을 검증하였다.

• 한국전자파학회논문지
• /
• 제18권12호
• /
• pp.1337-1344
• /
• 2007

이동 통신 단말기 내장형 안테나의 급전 부분에 역 파이 형태의 급전부를 채택함으로써 이득이 증가함을 보인다. PIFA, IFA 등과 같은 안테나 급전 부분을 수정하여 안테나와 같은 방향으로 전류가 흐를 수 있도록 하면 T 정합 이론을 적용할 수 있다. 따라서 T 정합 이론을 근거로 하는 역 파이 급전은 안테나의 방사 저항을 높이고 더불어 이득도 증가시킬 수 있다. 역 파이 급전 이론의 타당성을 밝히기 위하여 기존의 GSM/ DCS 2중 대역 PIFA에 적용하여 제반 특성을 측정한다. 측정 결과, 공진 주파수의 이동은 없으며, 채널별 평균 이득은 역 파이 급전 PIFA가 기존 PIFA에 비해 GSM 대역에서는 $0.23{\sim}0.84$ dB, DCS 대역에서는 $0.01{\sim}1.74$ dB 향상됨을 보인다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2002년도 하계학술대회 논문집 B
• /
• pp.1055-1057
• /
• 2002

산업이 발전할수록 정밀 위치제어 알고리즘에 대한 요구가 증가하고 있으며, 선형 전동기의 보급에 따라 1um 단위의 고급 위치 제어 알고리즘에 대한 중요성이 커지고 있다. 위치제어에 있어서 작업의 신속성 및 정밀도를 높이기 위해서는 제어의 오버슛 현상을 억제할 필요가 있으며, 현장에서 직접 활용이 가능하도록 하려면 보다 간단한 구조의 제어 알고리즘이 요구된다. 위치제어에서 가장 큰 문제는 전동기의 최대 속도 및 최대 전류 제한에 의한 비선형성이 위치의 과도한 오버슛으로 나타난다는 것이며, 기존의 고급 알고리즘에서는 미리 제공되는 S-커브 형태의 위치 명령 패턴을 사용하여 속도 및 전류 제한을 회피하고 있다. 본 연구에서는 고급 제어 알고리즘과 동일한 성능을 내면서 복잡한 패턴 생성기를 사용하지 않고도 실제 위치가 오버슛없이 부드러운 S-커브 형태로 목표값에 수렴하는 새로운 형태의 위치제어기를 제안한다. 제안된 제어기는 비교적 간단한 구조로 인하여 헌장 적용력이 매우 뛰어나며, 이득 설정이 간편하다는 장점을 지니고 있다.

• 대한전자공학회논문지SD
• /
• 제41권9호
• /
• pp.19-24
• /
• 2004

우리는 3층 구조의 레지스터와 이중 노광 방법을 이용하여 유전체 지지대를 사용하지 않은 새로운 방법으로 게이트 길이가 70 nm인 T-게이트를 갖는 InGaAs/InAlAs/GaAs metamorphic HEMT 제작 하였다. 게이트 길이가 70 nm이고 게이트 단위폭이 70 ㎛인 2개의 게이트를 가지고 있는 MHEMT는 최대 포화 전류밀도가 최대 포화 전류밀도가 228.6 mA/mm, 상호전달 컨덕턴스는 645 mS/mm, 전류이득차단주파수가 255 GHz인 특성을 보였다.

• 전력전자학회논문지
• /
• 제2권2호
• /
• pp.29-34
• /
• 1997

본 논문에서는 단상 PWM 컨버터의 입력전류 제어계와 출력전압 제어계의 안정한 PI 이득을 설계하고 DSP를 이용하여 순시 제어기를 구현한다. DC link 전압 제어기는 연속영역에서 설계하여도 무방하나 입력전류 제어계는 이산화 영향을 무시할 수 없으므로 입력전류 제어계를 연산 시간을 고려하여 이산 영역에서 전달 함수를 구하여 설계한다. 또한 리플전압 추정 루틴을 통하여 실제 커패시터의 정전용량을 알아내는 알고리듬을 제시하고 이 알고리듬에 의하여 DC link 정전 용량을 과도상태에서도 추정해 낼수 있음을 보인다. 실험에 의하여 입력역률 99%와 부하급변시 전압 변동률 $\pm$5% 이하의 결과를 얻었다.

• 전자공학회논문지C
• /
• 제35C권12호
• /
• pp.59-65
• /
• 1998

본 논문에서는 트랜스컨덕턴스 특성을 개선한 새로운 CMOS Rail-to-Rail 입력단 회로를 설계하였다. 회로 모의 실험기 HSPICE를 통해서 새로운 입력단 회로의 동상 입력 전압 범위에 대한 새로운 회로의 성능을 검증하였다. 새로운 입력단 회로는 기존의 Rail-to-Rail 입력단 회로에 동상 입력 전압에 따라서 동작조건이 변하는 4개의 입력 트랜지스터와 4개의 전류원/싱크를 추가함으로써 구성된다. 새로운 입력단 회로는 두 차동 회로 중에서 어느 한 회로만이 동작하는 영역에서는 신호증폭에 기여하는 트랜지스터의 DC 전류양에는 영향을 미치지 않는 반면, 두 차동 회로가 모두 동작하는 영역에서는 신호증폭에 기여하는 트랜지스터의 DC 전류양을 1/4로 감소시킨다. 그 결과 새로운 입력단 회로는 강반전 영역에서 전 동상 입력 전압 범위에 걸쳐 거의 일정한 트랜스컨덕턴스 특성과 단일 이득 주파수 특성을 보이며 전 동상 입력 전압 범위에 대해서 최적의 주파수 보상을 가능하게 한다.