• Proceedings of the KIPE Conference
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• 2019.11a
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• pp.40-42
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• 2019

절연형 전력변환기에서 사용되는 고주파 변압기는 반도체 소자의 스위칭 시간, 전압 강하, 게이트 신호의 불균형 등으로 인해 변압기의 양과 음의 전압-시간(volt-second)에 차이가 발생할 수 있다. 본 논문은 절연형 풀브리지 타입 전력변환기에서 DC 성분에 의한 변압기 코어의 포화문제를 방지하기 위해 사용되는 DC 블로킹 캐패시터(DC blocking capacitor)의 설계 방법에 대해 분석하고 실험을 통해 증명한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.8 s.350
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• pp.19-26
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• 2006

In this paper, CMOS analog-to-digital converter (ADC) with a 6-bit 100MSPS at 1.8V is described. The architecture of the proposed ADC is based on a folding type ADC using resistive interpolation technique for low power consumption. Further, the number of folding blocks (NFB) is decreased by half of them compared to the conventional ones. A moebius-band averaging technique is adopted at the proposed ADC to improve performance. With the clock speed of 100MSPS, the ADC achieves an effective resolution bandwidth (ERBW) of 50MHz, while consuming only 4.5mW of power. The measured result of figure-of-merit (FoM) is 0.93pJ/convstep. The INL and DNL are within ${\pm}0.5 LSB$, respectively. The active chip occupies an area of $0.28mm^2$ in 0.18um CMOS technology.

• Proceedings of the KIPE Conference
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• 2017.07a
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• pp.377-378
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• 2017

대용량 전력변환기는 가청주파수에 해당하는 낮은 주파수 스위칭 동작으로 전력변환기 구동 시 리액터 소음에 의한 공해를 유발하고 있다. 이러한 리액터 소음공해 제거하기위해 대용량 전력변환기의 높은 주파수 전압을 리액터에 인가할 수 있는 새로운 DC/DC 컨버터 토포로지를 제안한다. 본 논문에서 제안된 토포로지는 다수의 스위치를 병렬로 연결하여 스위치 인터리브 방식에 의한 높은 등가 스위칭 동작 구현이 가능하다. 따라서 제안된 스위치 인터리브 방식은 대용량 전력변환기의 리액터 소음을 제거할 수 있을 뿐만 아니라 리액터용 용량을 저감하여 전력변환기의 에너지 밀도 증대와 단가 감수 측면에서 큰 장점을 갖고 있다.

• The Transactions of the Korean Institute of Power Electronics
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• v.5 no.1
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• pp.79-87
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• 2000

본 논문은 저 도전 손실을 갖는 새로운 단단, 단일 스위치 역률보상 부스트형 교류/직류 변환기를 소개한다. 제안한 변환기는 약간의 구조적 차이점을 제외하고 기존의 변환기와 동일하게 해석될 수 있다. 먼저, 제안한 변환기와 기존의 변환기의 동작원리를 파악하여 두 변환기의 차이점을 이해하고 1단 역률 보상 교류/직류 변환기의 구조적 문제점인 에너지 저장 커패시터에서의 직류 전압 상승을 방지하기 위한 직류 부스 전압 궤환 방식을 도입하여 제안한 변환기에 적용하였다. 100W급 변환기를 제작/실험하여 본 변환기의 타당성을 검증하였다.

• Proceedings of the KIPE Conference
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• 2016.07a
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• pp.435-436
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• 2016

본 논문에서는 3상 Quasi Z-소스 AC/AC 전력변환기를 제안한다. 제안된 전력변환기는 3대의 단상 Quasi Z-소스 AC/AC 컨버터로 구성되어 있으며, 간단한 듀티 비 제어만으로도 동상 및 역상의 벅-부스트 출력 전압의 발생이 가능하다. 제안된 방식은 PSIM 시뮬레이션을 통하여 타당성을 확인하였다.

• Proceedings of the KIEE Conference
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• 2009.07a
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• pp.1037_1038
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• 2009

본 논문에서는 디지털 제어방식의 DC-DC컨버터를 이용한 계통연계형 전력변환기를 제안한다. 제안하는 전력변환기는 3상 전류형 능동클램프 DC-DC컨버터와 계통연계형 3상 인버터로 구성되어 있다. 제안하는 전력변환기의 동작을 분석하기 위해 PSCAD/EMTDC를 이용하여 연료전지의 출력 동특성을 나타내는 모델과 제안하는 전력변환기의 모델을 개발하였다. 시뮬레이션모델의 검증이 가능한 하드웨어장치의 기본설계를 실시하였다. 제안하는 전력변환기는 정격출력에서 저전압특성을 갖는 연료전지를 전력계통에 고효율로 연계하는데 유용할 것으로 보인다.

• Proceedings of the KIPE Conference
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• 2020.08a
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• pp.10-12
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• 2020

차동 전력 조절기 시스템은 PV 모듈의 부분 음영으로 인해 전체 발전량이 감소하는 현상을 방지하기 위해서 사용한다. 기존의 차동 전력 조절기는 PV 패널과 바이패스 다이오드를 연결하여 구성한 PV 스트링당 한 개의 전력변환 장치가 필요하므로, 전력변환 장치의 개수가 증가하고 전력 시스템의 설치비용이 증가한다. 본 논문에서는 복수의 스트링에 단일 전력변환장치를 사용할 수 있는 차동 전력 조절기 모듈의 구조와 동작 알고리즘을 제안한다. 차동 전력 조절기에 대한 동작 알고리즘을 통해 다양한 부분 음영 조건 시에도 기존의 직렬 연결방식이나 차동 전력 조절 방식에 비하여 최대 발전량을 유지할 수 있다. 제안하는 차동 전력 조절기의 동작 알고리즘은 Matlab/Simulink 시뮬레이션을 통해 성능을 검증하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.40 no.4
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• pp.613-618
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• 2015

This paper proposed a low power CMOS Flash-SAR A/D converter which consists of a Flash A/D converter for 2 most significant bits and a SAR A/D converter with capacitor D/A converter for 8 least significant bits. Employment of a Flash A/D converter allows the proposed circuit to enhance the conversion speed. The SAR A/D converter with capacitor D/A converter provides a low power dissipation. The proposed A/D converter consumes $136{\mu}W$ with a power supply of 1V under a $0.18{\mu}m$ CMOS process and achieves 9.16 effective number of bits for sampling frequency up to 2MHz. Therefore it results in 120fJ/step of Figure of Merit (FoM).

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.22 no.8
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• pp.805-808
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• 2011

This paper presents a design of high-efficiency and high-power class E power transmitter. The transmitter is composed of 300 Watt class E power amplifier and AC-DC converter. The AC-DC converter converts 220 V and 60 Hz AC to a 290 V DC. The generated DC voltage is directly applied to a bias of the class E power amplifier. Because the converter does not have DC-DC converter unit, it has very high conversion efficiency of about 98.03 %. To minimize the loss at the output of the power amplifier, high-Q inductor was implemented and deployed to the output resonant circuit. As a result, the 13.56 MHz class E power amplifier has a high power-added efficiency of 84.2 % at the peak output power of 323.6 W. The overall efficiency of class E power transmitter, including the AC-DC converter, is as high as 82.87 %.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.24 no.8A
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• pp.1259-1264
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• 1999

In this paper, the High-speed, Low-power Analog-Digital Conversion Archecture is porposed using the Pipelined archecture for High-speed conversion rate and the Successive-Approximation archecture for Low-power consumption. This archecture is the Successive-Approximation archecture using Pipelined Comparator array to change reference voltage during Holding Time. The Analog-to-Digital Converter for video processing is designed using 0.8${\mu}{\textrm}{m}$ CMOS tchnology. When an 6-bit 10MS/s Analog-to-Digital Converter is simulatined, the INL/DNL errors are $\pm$0.5/$\pm$1, respectively. The SNR is 37dB at a sampling rate of 10MHz with 100KHz sine input signal. The power consumption is 1.46mW at 10MS/s. When an 8-bit 10MS/s Analog-to Digital Converter is simulatined, the INL/DNL errors are $\pm$0.5/$\pm$1, respectively. The SNR is 41dB at a sampling rate of 100MHz with 100KHz sine input signal. The power consumption is 4.14m W at 10MS/s.