• Electronics and Telecommunications Trends
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• v.28 no.2
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• pp.86-96
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• 2013

본고에서는, 국내외 대기전력 감소 프로그램 소개를 통해서 스마트 가전 시장의 대기전력 요구사항을 살펴보고, 해당 요구사항을 만족시키기 위한 기술 동향을 분석하고, 장기적인 스마트 가전 소모전력 감소를 위한 기술 방향을 제시하였다. 대기전력 감소 프로그램을 만족하기 위해서는, 전력반도체를 통한 수동대기 상태의 소모전력 감소 기술과 능동대기 상태의 소모전력 감소 기술개발이 동시에 추진되어야 한다. 더불어, 대학 및 연구소를 통한 장기적 지속적인 원천기술 확보와 기업들의 실험적 접근을 제공하는 인프라 구축의 동반 전략과, 더욱 강력한 대기전력 감소 프로그램의 실행을 통해 기술개발의 필요성을 폭넓게 증대시키는 전략적 접근이 바람직하다.

• Journal of Digital Contents Society
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• v.14 no.1
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• pp.59-64
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• 2013

In this paper, we proposed low power algorithm for a task. The task means the inside of a necessary processor and external resources to work accomplishment of a system. Each task analyzes a life time and a number of called for implement a low power circuit. First of all, reduce power consumption of a task have maximum power consumption for low power circuit implementation. Therefore, first selecting a task had maximum power consumption. The task had a maximum power consumption ranking consider a life time and a number of called for each task. While a life time of task is long, top priority ranking to decrease power consumption to the task that the number of call generates the power consumption how a disguise is large in case of a lot of task becomes. Frequency decision to have minimum power consumption, and decrease power consumption all the circuit by a change of frequency of the task which the minimum task that a wasting past record is the maximum becomes. Also, keep continuously minimum power consumption, with every effort task until last life time in opening life time, and decrease gets total power consumption. Experiments results show reduction in the power consumption by 5.43% comparing with that [7] algorithm.

• The Journal of the Korea Contents Association
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• v.6 no.8
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• pp.1-7
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• 2006

In this paper, proposed the method to increase the battery life of the Wibro terminal by reducing its power consumption. The amount of power consumption was analysed. And as the results, it is shown that the suggested method can be reduced the power consumption. The performance of the proposed system, which control the number of pilot of symbol, analysed by the simulation. It is shown that the power consumption of the terminal can be reduced by the reduction of the CINR for the percentage of pilot per symbol, as 0.48dBm for 10% and 0.95dBm for 20%, which can be accomplished by changing the current system of having the fixed number of pilot.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.10
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• pp.1275-1283
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• 1999

본 논문은 CMOS 디지털 회로에서의 전력 소모의 주원인인 신호의 천이중에서 회로의 동작에 직접적인 영향을 미치지 않는 불필요한 신호의 천이인 글리치를 줄이기 위한 효율적인 알고리즘을 제시한다. 제안된 알고리즘은 회로의 지연 증가 없이 게이트 사이징과 버퍼 삽입에 의해 경로 균등(path balancing)을 이룸으로써 글리치를 감소시킨다. 경로 균등화를 위하여 먼저 게이트 사이징을 통해 글리치의 감소와 동시에, 게이트 크기의 최적화를 통해 회로 전체의 캐패시턴스까지 줄일 수 있으며, 게이트 사이징 만으로 경로 균등화가 이루어지지 않을 경우 버퍼 삽입으로 경로 균등화를 이루게 된다. 버퍼 자체에 의한 전력 소모 증가보다 글리치 감소에 의한 전력 감소가 큰 버퍼를 선택하여 삽입한다. 이때 버퍼 삽입에 의한 전력 감소는 다른 버퍼의 삽입 상태에 따라 크게 달라질 수 있어 ILP (Integer Linear Program)를 이용하여 적은 버퍼 삽입으로 전력 감소를 최대화 할 수 있는 저전력 설계 시스템을 구현하였다. 제안된 알고리즘은 LGSynth91 벤치마크 회로에 대한 테스트 결과 회로의 지연 증가 없이 평균적으로 30.4%의 전력 감소를 얻을 수 있었다.Abstract This paper presents an efficient algorithm for reducing glitches caused by spurious transitions in CMOS logic circuits. The proposed algorithm reduces glitches by achieving path balancing through gate sizing and buffer insertion. The gate sizing technique reduces not only glitches but also effective capacitance in the circuit. In the proposed algorithm, the buffers are inserted between the gates where power reduction achieved by glitch reduction is larger than the additional power consumed by the inserted buffers. To determine the location of buffer insertion, ILP (Integer Linear Program) has been employed in the proposed system. The proposed algorithm has been tested on LGSynth91 benchmark circuits. Experimental results show an average of 30.4% power reduction.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.11 no.1
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• pp.83-88
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• 2007

The reliability characteristics of class-E RF power amplifier are studied, based on the degradation of MOSFET electrical characteristics. The class-E power amplifier operates as a switch mode operation to achieve high efficiency. This operation leads to high voltage stress when MOSFET switch is turned-off. The increase in threshold voltage and decrease in nobility caused by high voltage stress leads to a drop in the drain current. In the class-E power amplifier the effects caused by the degradation of MOSFET drain current is a drop of the power efficiency and output power. But the small inductor in the class-E load network allows the reliability to be improved. After $10^{7}\;sec$. the drain current decreases 46.3% and the PAE(Power Added Efficiency) decreases from 58% to 36% when the load inductor is 1mH. But when the load inductor is 1nH the drain current decreases 8.89% and the PAE decreases from 59% to 55%.

• Proceedings of the KIPE Conference
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• 2020.08a
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• pp.175-177
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• 2020

본 논문은 부하의 유동성이 큰 철도 시스템의 특성으로 발생하는 전력 불평형을 개선하기 위해 전력보상장치의 전력품질 및 안정도 향상을 위한 기법을 제안하였다. 철도 부하의 경우 3상의 전력을 공급받아 스코트 변압기를 통해 2개의 단상 선로 M, T상에 공급해주는 형식으로 이때 2개의 단상 측에서 서로 다른 부하가 발생할 경우 3상측에서 불평형이 발생한다. 스위칭 과정에서 발생하는 전력손실 감소를 위해 600Hz의 낮은 스위치 주파수를 이용하며, 전력품질 및 안정도 향상을 위해 12kHz의 샘플링 주파수를 이용하여 샘플링과 제어간의 오차를 감소시켰으며, 빠른 응답성을 갖는 모델예측제어를 제안하였다. 위와 같은 내용을 실험을 통해 전력보상장치의 전류 불평형률을 4.46%까지 감소시켰으며, 불평형을 60Hz 한주기 내에 해결하는 빠른 응답성을 검증하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.39 no.8
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• pp.42-45
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• 2002

A low power SDRAM output buffer with reduced power line noise and feedthrough current is presented. In multi I/O SDRAM output buffer, feedthrough current as well as the corresponding power dissipation are reduced utilizing proposed undershoot protection circuits. Ground bounce is minimized by the pull down driver using intelligent feedback scheme. Ground bounce noise is reduced by 66.3% and instantaneous and average power are reduced by 27.5% and 11.4%, respectively.

• Proceedings of the IEEK Conference
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• 1998.10a
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• pp.63-66
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• 1998

MC-CDMA(Multi-Carrier Code Division Multiple Access) 시스템에서 전송 신호의 피크 전력 대 평균 전력(Peak-to-Average Power: PAP)율을 낮추는 방안을 제시한다. 확산 코드에 의해 결정된 각 부 캐리어의 위상 오프셋은 전송 신호의 복소 포락선 형성에 영향을 주게 되어 전송 신호의 PAP 율을 결정하게 된다. 따라서 각 부 캐리어의 위상 오프셋을 적절히 조정함으로써 PAP율을 낮출수 있다. 본 논문에서는 PAP 율을 감소시키는 부 캐리어 위상 오프셋 코드의 한 예를 제시하며, 모의 실험을 통하여 전송신호의 크기 분포 특성과 PAP 율의 감소를 확인한다.

• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.971-974
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• 2003

본 논문은 DI(delay insensitive) 지연 모델을 적용한 비동기 회로의 데이터 전송시 발생되는 신호 천이의 수를 감소시키기 위한 새로운 데이터 인코딩 기법과 신호 천이 방법을 제시한다. DI 지연 모델을 적용한 비동기 시스템은 배선 지연에 관계없이 동작이 필요한 모듈에만 데이터와 핸드쉐이크를 위한 이벤트 신호를 전송하는 장점을 갖는다. 그러나 신호의 유효성과 동작 완료 검출을 위해 듀얼레일 데이터 인코딩이 필요하며 이는 비동기 회로의 크기를 증가시키고 이로 인해 전력 소비가 증가한다. 전력 소비를 감소시키기 위해 신호 천이의 수를 줄여야 하며, 본 논문에서는 제안한 신호 천이 기법을 적용하여 실험적으로 약 21%의 전력 소비 감소 결과를 얻었다.

• The Journal of the Korea institute of electronic communication sciences
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• v.2 no.3
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• pp.174-179
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• 2007

In this paper, we present a optimal module selection using genetic algorithm under the power, area, delay constraint. The proposed algorithm use the way of optimal module selection it will be able to minimize power consumption. In the comparison and experimental results, The proposed application algorithm reduce maximum power saving up to 26.9% comparing to previous non application algorithm, and reduce minimum power saving up to 9.0%. It also show the average power saving up to 15.525% and proved the power saving efficiency.