• 한국수자원학회:학술대회논문집
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• 한국수자원학회 2020년도 학술발표회
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• pp.187-187
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• 2020

최근에는 도시에는 불투수 면적의 증가로 지면 침투량이 줄어들고 유출량이 증가되고 있다. 또한 지면에서의 먼지 등 비점오염원의 유출로 인한 수질악화도 진행되는 경우가 많다. 그러므로 도시의 개발에 따른 악영향을 최소화하기 위해 다양한 저영향개발기법(Low Impact Development)을 도입하여 도시 물순환 건전성을 확보하기 위해 노력하고 있다. 본 연구에서는 도시 유역에서의 유출량 분석을 위해 저영향개발기법 중 투수성포장과 옥상녹화 등을 적용하여 침투량의 증가와 유출량 감소 결과를 분석하였다. 투수성포장과 옥상녹화의 영향이 크지는 않지만, 도시에서의 유출량 저감에 영향을 미칠 수 있는 것으로 분석되었으며, 향후 지속적인 도시 물순환 건 전성 확보 연구의 기초 자료로 활용될 수 있을 것으로 보인다. 그 결과는 도시 개발 계획의 우선순위를 결정하는데 사용될 수 있어서, 도시 공간의 삶의 질이 향상될 것이다.

• 대한전자공학회논문지SD
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• 제49권3호
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• pp.8-14
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• 2012

이 논문에서는 $Radix-4^2$알고리즘을 사용한 저면적 FFT 구조를 제안한다. 큰 point의 FFT는 여러 개의 직렬연결 스테이지로 구성되는데, $Radix-4^2$알고리즘을 사용하면 매 2 스테이지마다 곱셈 종류의 수가 3인 스테이지가 생긴다. 이 사실을 이용하여 곱셈 연산 종류의 수가 3인 스테이지의 구현 면적을 줄이는 구조를 제안하였다. 예를 들면 4096-point FFT는 6개의 스테이지로 구성되는데 $Radix-4^2$ 알고리즘을 사용하면 3개의 스테이지가 곱셈연산 종류의 수가 3이다. 이 3개의 스테이지의 곱셈 연산 하드웨어는 CSD(Canonic Signed Digit) 계수 방식과 CSS(Common Sub-expression Sharing) 기술을 사용하여 구현면적 감소시킬 수 있었다. 제안된 방식을 사용하여 256-point FFT 구조를 설계하여 Verilog-HDL 코딩하였다. 또한 tsmc $0.18{\mu}m$ CMOS 라이브러리를 사용하여 합성하여 구현한 결과 $1.971mm^2$의 cell area를 얻었다. 이와 같은 합성 결과는 기존 구조와 비교하여 약 23%의 cell area 감소 효과를 보였다.

• 전자공학회논문지
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• 제53권12호
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• pp.42-49
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• 2016

논문은 저면적 비트-직렬 두 최소값 생성기를 제안한다. Min-sum 복호 알고리즘을 적용한 LDPC 복호기에서 두 최소값 생성기가 가장 큰 하드웨어 복잡도를 가지기 때문에, 두 최소값 생성기의 저면적 구현이 매우 중요하다. 하드웨어 면적을 줄이기 위해 비트-직렬 방식의 LDPC 복호기가 제안되었다. 하지만 기존의 비트-직렬 방식의 생성기는 하나의 최소값만 찾을 수 있어 BER 성능이 감소되었다. 제안하는 생성기는 두 최소값을 모두 찾을 수 있어 BER 성능열화를 극복하고 저면적의 LDPC 복호기 구현이 가능하다. 또한 기존의 두 최소값 생성기들과 비교하여 면적-시간 복잡도에서 가장 좋은 성능을 보인다.

• 대한전자공학회논문지SD
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• 제37권10호
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• pp.73-81
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• 2000

본 논문은 분할된 look up table(LUT) 구조를 갖는 전력 소모 및 면적에 효율적인 보간 저역통과 여파기의 설계에 관한 것이다. 제안한 보간 여파기는 계수 대칭성과 LUT 데이터들이 대칭성을 이용하여 면적이 최소화된다. 최소의 면적으로 위상에 따라 분할된 LUT는 두개의 여파기가 공유하고 선택적으로 활성화됨으로써 저 전력 동작을 수행한다. 제안된 여파기는 5.0V 0.6${\mu}m$ CMOS 공정으로 설계되었으며 전력 소모 시뮬레이션은 Powermill을 사용하여 수행하였다. 기존에 제안된 여파기들과의 비교 실험 결과를 통하여 제안한 필터의 전력 소모는 26% 감소하였고 게이트 면적은 5% 감소하였음을 보인다.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.53-60
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• 2009

로그 수체계 기반의 저전력/저면적 128점 FFT 프로세서를 수체계 변환 오차와 하드웨어 최소화 방법을 적용하여 설계하였다. FFT 프로세서의 핵심 연산인 복소수 승산과 가/갑산 연산을 기존의 2의 보수 수체계 대신 로그 수체계를 적용하여 가산기와 look-up table (LUT)로 구현하였으며, 이를 통하여 2의 보수 수체계 기반의 FFT 프로세서에 비해 약 21%의 게이트와 16%의 메모리를 감소시켰으며, 약 18%의 소비전력 감소가 얻어졌다. 설계된 LNS기 반 FFT 프로세서를 0.35 ${\mu}m$ CMOS 표준 셀로 합성한 결과, 33,910개의 게이트와 2,880 비트의 메모리로 구현되었으며, 60 MHz@2.5V로 동작하여 128점 FFT 연산에 2.13 ${\mu}s$ 가 소요되며, 평균 40.7 dB의 SQNR 성능을 갖는다.

• 한국전자통신학회논문지
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• 제14권6호
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• pp.1145-1152
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• 2019

본 논문에서는 디지털 회로와 저소비전력 및 고속연산의 장점을 가진 아날로그 회로를 혼용하기 위하여, 저전력 전류모드 12비트 ADC(: Analog to Digital Converter)를 제안하였다. 제안하는 12비트 ADC는 4비트 ADC의 cascade 구조를 사용하여 소비전력을 줄일 수 있었으며, 변환 current mirror 회로를 사용해 칩면적을 줄일 수 있었다. 제안된 ADC는 매그나칩/SK하이닉스 350nm 공정으로 구현하였고, Cadence MMSIM을 사용하여 post-layout simulation를 진행하였다. 전원전압 3.3V에서 동작하고, 면적은 318㎛ x 514㎛를 차지하였다. 또한 제안하는 ADC는 평균 소비전력 3.4mW의 저소비전력으로 동작하는 가능성을 나타내었다.

• 한국정보통신학회논문지
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• 제15권9호
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• pp.1993-1999
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• 2011

한국기술표준원(KATS)과 국제표준화기구(ISO/IEC)에 의해 표준으로 채택된 블록암호 알고리듬 HIGHT용 저면적/저전력 암호/복호 코어를 설계하였다. HIGHT 알고리듬은 USN, RFID와 같은 유비쿼터스 환경에 적합하도록 개발되었으며, 128 비트 마스터 키를 사용하여 64 비트 평문을 64 비트 암호문으로, 또는 그 역으로 변환한다. 저면적과 저전력 구현을 위해 암호화 및 복호화를 위한 라운드 변환 블록과 키 스케줄러의 하드웨어 자원이 공유되도록 설계를 최적화하였다. 0.35-${\mu}m$ CMOS 표준 셀 라이브러리를 이용한 합성결과, HIGHT64 코어는 3,226 게이트로 구현되었으며, 80-MHz@2.5-V로 동작하여 150-Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.895-898
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• 2005

본 논문에서는 그래픽 프로세싱 분야와 디지털 신호 처리 분야에 응용될 수 있는 로그수체계(Logarithm Number System; LNS) 기반의 제산기와 제곱근기를 설계하였다. 설계된 제산기와 제곱근기는 부동소수점 대신 16.16의 고정소수점 방식을 사용하여 모바일 환경에서 저전력/저면적으로 동작하도록 하였다. 설계된 제산기와 제곱근기는 이진수-로그 변환기, 감산기, 로그-이진수 변환기 등으로 구성되어 있다. 특히, 이진수-로그 변환시 룩업테이블(Look Up Table; LUT)을 사용하지 않고 6-영역의 근사화 방법을 이용한 조합회로로 구현함으로써, 기존의 룩업테이블로 구현한 방식에 비해 게이트 수가 감소되도록 하여, 제산기 3,130, 제곱근기 1,280 게이트로 구현되었다. 연산정밀도를 높이기 위해 에러 보상방법을 적용하였으며 연상 정밀도 분석결과 평균 퍼센트 에러가 가각 3.8% 와 4.2%로 평가되었다.

• 한국전자통신학회논문지
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• 제17권4호
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• pp.671-678
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• 2022

근사 컴퓨팅은 정확한 결과 대신에 허용 가능한 정도의 부정확한 결과를 도출하는 연산 기법이다. 근사 곱셈은 고성능, 저전력 컴퓨팅을 위한 근사 컴퓨팅 방식 중 하나이다. 본 논문에서는 근사 4-2 compressor와 향상된 전가산기를 사용하여 고집적·저전력·고속 근사 곱셈기를 제안하였다. 근사 4-2 compressor를 사용한 근사 곱셈기는 정확, 근사, 상수 수정 영역의 3개 영역으로 구성되어 있으며, 효율적인 부분 곱 감소 방식을 적용하여 각 영역의 크기를 조절하면서 성능을 비교하였다. 제안한 근사 곱셈기는 Verilog HDL로 설계하였고, 25nm CMOS 공정에서 Synopsys Design Compiler(DC)를 이용하여 면적, 전력, 지연시간을 분석하였으며, 기존의 근사 곱셈기에 비해 면적을 10.47%, 전력을 26.11%, 지연시간을 13% 줄였다.

• 한국농림기상학회지
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• 제22권1호
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• pp.13-19
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• 2020

본 연구는 저비용·저 노동력을 위해 RGB 컬러 이미지에서 획득한 녹색영역 값과 엽면적 그리고 군락피복 측정을 비교하였다. 시험에 사용된 품종은 국내에서 가장 많이 재배되고 있는 대원콩, 대풍콩 및 풍산나물콩을 재배하였다. 측정 시기는 엽의 4.5엽기부터 종실비대기까지 RGB 컬러 이미지를 획득하여 군락 엽면적과 피복을 비교하였다. 이미지 분석은 ExGR로 토양으로부터 식물체의 녹색 영역을 분리하였다. 분리한 녹색 영역과 실제 측정한 엽면적과 피복과는 고도의 유의성을 보였다. 본 연구 결과에서 알 수 있듯이 실제 측정한 군락 엽면적과 군락 피복과는 정의 상관관계(r²=0.84)를 보였다. 군락 이미지와 실제 측정한 군락 피복과는 고도의 정의상관관계(r²=0.94)를 보였다. 또한 군락 이미지와 실제 측정한 군락 엽면적과는 고도의 정의상관관계(r²=0.74)를 보였다. 따라서 향후 RGB 컬러 이미지로 저비용·저 노동력으로 군락 단위에서 엽면적과 피복을 손쉽게 측정할 수 있을 것으로 기대된다.