• 한국통신학회논문지
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• 제25권8B호
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• pp.1477-1486
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• 2000

본 논문에서는 조합 논리 회로의 면적과 전력 소모를 낮추기 위한 효율적인 커널 기반의 분할 알고리듬을 제안 한다. 제안한 알고리듬은 커널을 이용하여 회로를 분할함으로써 회로의 전력 소모를 줄이고 분할된 회로들의 중복 되는 게이트를 최소화시켜 면적 overhead를 감소시킨다. MCNC 표준 테스트 회로에 대한 실험을 통하여 제안된 알고리듬이 면적과 전력소모면에 있어서 기존의 precomputation 회로 구조에 바탕을 둔 알고리듬에 비해 전력 소모는 평균 43.6% 면적은 평균30.7% 향상된 결과를 보인다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 C
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• pp.1639-1640
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• 2006

MEMS형 써모파일은 온도계, 유속, 가스, 칼로리미터 등 다양한 산업 분야에 응용되고 있다. 현재 상용화되어 있는 대부분의 MEMS형 써모파일에서는 습식 이방성 에칭방식으로 다이어프램을 제작하고, 막의 구성은 산화막/질화막/산화막 혹은 산화막/질화막의 적층으로 되어 있다. 본 논문에서는 $XeF_2$시스템을 사용해 전면으로부터 에칭하여 저응력 질화막을 다이어프램을 제작하였고, 열전대 물질로는 poly-Si과 Al을 사용하였다. 그리고 각각의 열전쌍은 열접점에서 Al 패턴시, 사각형의 오픈 면적을 두어 접합된 모양을 달리하여 설계 제작하였다. 소자의 크기는 $2{\times}2mm^2$이고, 능동영역은 $400{\times}400{\mu}m^2$이다. 써모파일의 출력은 적외선 램프의 전력이 3W($80^{\circ}C$)일 때, 오픈된 면적이 증가할수록 출력이 증가하였으며, 오픈된 면적이 $300{\mu}m^2$ 일때의 출력은 약1mV로 나타났다. 이러한 특성으로부터 계산된 오픈된 면적에 따른 출력비는 약 $0.3nV/{\mu}m^2$이다.

• 한국산학기술학회논문지
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• 제18권7호
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• pp.548-553
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• 2017

우리나라의 급속한 산업화는 도시침수, 하천 건천화, 지하수 고갈, 수질오염 등의 많은 문제를 야기하였으며, 최근 이에 대한 대안으로 저영향개발 기법이 제시되고 있다. 저영향개발 기법은 도시의 불투수 면적을 줄이고 녹지면적을 확보하여 자연 상태의 물순환체계를 구축하기 위한 도시개발 기법이다. 이에 본 연구는 토지이용계획 단계에서 적용가능한 저영향 개발 설계기술을 개발하고 비점오염 저감효과를 정량적으로 검증하는데 목적을 두고 연구를 진행하였으며 구체적으로는 토지이용계획 단계에서 적용가능한 저영향개발 설계요소를 도출하고 실제 대상지에 적용, 비점오염 저감효과를 LIDMOD2 프로그램을 이용하여 분석하였다. 분석결과 기존 토지이용계획안에 비해 저영향개발을 적용한 토지이용계획안의 경우 불투수율과 연간 표면 유출량은 각각 19.8%, 19.0% 감소하고, 연간 침투량은 164.1% 증가하는 것으로 나타났다. 비점오염 발생량의 경우 T-N, T-P, BOD 모두 18.7~22.8% 감소하는 것으로 나타났다. 따라서 저영향개발을 적용한 토지이용계획안은 기존 토지 이용계획안에 비해 각 용도별 연면적 변화 없이도 비점오염 저감효과가 상당히 큰 것으로 판단된다. 따라서 비점오염 저감효과를 극대화하기 위해서는 기존 LID시설 위주의 계획에서 나아가 토지이용계획 단계에서부터 저영향 개발기법을 적용하여 관련 계획을 수립할 필요가 있다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.60-67
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• 2008

본 논문에서는 Bluetooth, Zigbee, WLAN 등 2.4GHz 대역 ISM-band 응용 분야를 위한 저 전력 주파수 합성기를 설계하였다. 저 전력 특성을 얻기 위해 전류소모가 큰 VCO, prescaler, ${\Sigma}-{\Delta}$ modulator 등의 전력소모를 최적화하는데 중점을 두고 설계하였다. VCO는 전력소모 측면에서 유리한 NP-core 유형의 구조를 선택하여 위상잡음 특성과 전력소모를 최적화하였으며, prescaler는 정적 전류소모가 거의 없는 동적 회로 기술이 적용된 D-F/F을 사용하여 전력소모를 줄였다. 또한 다수의 로직으로 구성되는 3차 ${\Sigma}-{\Delta}$ modulator는 'mapping circuit'으로 구조를 단순화하여 작은 면적과 저 전력소모 특성을 갖도록 하였다. $0.18{\mu}m$ CMOS 공정으로 IC를 제작하여 성능을 측정한 결과 설계된 주파수 합성기는 1.8V 전원전압에서 7.9mA의 전류를 소모하고, 100kHz offset에서 -96dBc/Hz, 1MHz offset에서 -118dBc/Hz의 위상 잡음 특성을 보였다 또한 spur 잡음 특성은 -70dBc이며, 25MHz step의 주파수 변화에 따른 위상 고정 시간은 약 $15{\mu}s$이다. 설계된 회로의 칩 면적은 pad를 포함하여 $1.16mm^2$이며 pad를 제외한 면적은 $0.64mm^2$이다.

• 한국재난정보학회 논문집
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• 제9권1호
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• pp.56-64
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• 2013

본 연구에서는 소입경 골재와 중온 기술을 사용한 저소음 포장의 현장 적용성 검토를 수행하였다. 배합설계 및 실내실험 수행결과, 소입경 골재를 사용하면 골재간의 맞물림 면적이 증가하여 비산저항성이 향상되는 것으로 나타났다. 고점도 아스팔트 바인더를 사용하는 저소음 아스팔트 포장은 선회다짐기를 통한 다짐온도 결정이 적합하였으며, 중온 첨가제 사용시 약 $15^{\circ}C$의 다짐온도 저감효과를 얻을 수 있었다. 시험 시공 후 현장투수시험과 소음측정을 하였으며 현장투수시험을 통해 저소음 포장이 충분한 공극을 확보하였음을 확인하였다. 소음측정결과 10mm 소입경 저소음 포장의 소음감소효과가 가장 뛰어난 것으로 나타났으며 공극률이 다소 작게 확보된 10mm 중온 소입경 저소음 포장도 13mm 저소음 포장에 비해 높은 소음감소효과가 나타나 소입경 골재의 사용이 저소음 포장의 소음감소에 효과적이었으며, 특히 저속에서의 소음감소효과가 뛰어났다.

• 한국정보통신학회논문지
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• 제14권3호
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• pp.715-722
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• 2010

임의의 길이의 메시지를 160 비트의 해쉬(hash) 코드로 압축하는 한국형 해쉬 알고리듬 표준 HAS-160의 하드웨어 구현에 대해 기술한다. 저면적 구현과 고속 연산을 위해 단계연산 회로를 5:3 및 3:2 캐리보존 가산기(carry-save adder)와 캐리선택 가산기(carry-select adder)의 혼합구조를 사용하여 설계하였다. 512 비트 메시지 블록으로부터 160 비트의 해쉬코드를 생성하는데 82 클록주기가 소요되며, 50 MHz@3.3-V로 동작하는 경우 312 Mbps의 성능을 나타낸다. 설계된 HAS-160 프로세서는 FPGA 구현을 통해 기능을 검증하였으며, 0.35-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 17,600개의 게이트와 약 $1\;mm^2$의 면적으로 구현되었다.

• 대한전자공학회논문지SD
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• 제44권12호
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• pp.93-101
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• 2007

작은 면적과 저전력으로의 구현은 다양한 멀티미디어 하드웨어, 특히 모바일 환경에서 매우 중요한 요구사항이다. 본 논문은 작은 면적과 그에 따른 저전력을 목표로 H.264/AVC 인트라 예측기기 하드웨어 구조를 제안한다. 이미지 프레임을 예측하기 위해 하나의 연산기로 모든 모드 결정과 계산들이 순차적으로 수행기고 그들 중 최적의 값을 선택하는 방식이며, 그 결과로 다른 기존의 논문들 보다 더 작은 면적의 결과를 얻을 수 있었다. 제안된 구조는 Altera Excalibur device를 이용하여 검증되었고, 구현된 하드웨어 구조는 Synopsys Design Compiler와 Samsung STD130 0.18um CMOS Standard Cell Library를 이용하여 합성하였다. 합성결과 크기는 11.9k의 하드웨어 로직 게이트와 1078 byte의 내부 SRAM을 사용하고 최대 동작 주파수는 약 107MHz가 되었다. 제안한 구조는 하나의 QCIF($176\times144$ 화소) 영상 프레임을 처리하는데 879,617클록이 소요되며, 이는 QCIF 영상을 초당 121.5프레임으로 처리가 가능하며, 이는 하드웨어 기반의 실시간 H.264/AVC 부호화 시스템에 적합한 구조임을 보여준다.

• 한국정보전자통신기술학회논문지
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• 제8권4호
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• pp.310-318
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• 2015

본 논문에서는 cell 사이즈가 작은 dual port eFuse OTP(One-Time Programmable)를 사용하면서 VREF(Reference Voltage) 회로를 eFuse OTP IP(Intellectual Property)에 하나만 사용하고 S/A(Sense Amplifier) 기반의 D F/F을 사용하는 BL(Bit-Line) 센싱 회로를 제안하였다. 제안된 센싱 기술은 read current를 6.399mA에서 3.887mA로 줄일 수 있다. 그리고 아날로그 센싱을 하므로 program-verify-read 모드와 read 모드에서 프로그램된 eFuse의 센싱 저항은 각각 $9k{\Omega}$, $5k{\Omega}$으로 낮출 수 있다. 그리고 설계된 32비트 eFuse OTP 메모리의 레이아웃 면적은 $187.845{\mu}m{\times}113.180{\mu}m$ ($=0.0213mm^2$)으로 저면적 구현이 가능한 것을 확인하였다.

• 한국정보통신학회논문지
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• 제6권2호
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• pp.323-329
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• 2002

N-비트$\times$N-비트 2의 보수 승산에서 승산결과 2N-비트만을 출력하는 절사형 Booth 승산기의 절사오차 최소화를 위한 효율적인 오차보상 방법을 제안하였다. 제안된 방법을 적용하여 작은 칩 면적과 저전력 특성을 갖는 절사형 승산기를 설계하고 면적, 절사오차 등을 기존의 방식과 비교하였다. 제안된 절사형 Booth 승산기는 승산결과의 하위 N-비트를 계산하는 회로를 생략하므로, 절사되지 않은 일반 승산기에 비해 게이트 수가 약 35% 정도 감소한다. 본 논문에서 설계된 절사형 Booth 승산기는 기존의 고정 오차보상 방법을 적용한 경우에 비해 평균오차를 약 60% 정도 줄일 수 있다. 제안된 방법을 적용하여 16-비트$\times$16-비트 절사형 승산기를 0.35-$\mu\textrm{m}$ CMOS 공정을 이용하여 full-custom 방식으로 설계하였다. 약 3.000개의 트랜지스터로 구성되는 승산기 코어는 330-$\mu\textrm{m}$$\times$262-$\mu\textrm{m}$의 면적을 가지며, 3.3-V 전원전압에서 200-MHz로 동작 가능하며 약 20-㎽의 전력소모 특성을 갖는다.

• 대한전자공학회논문지SD
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• 제45권7호
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• pp.17-22
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• 2008

본 논문에서는 광량 변화에 따른 저전력 작은 면적을 가지는 포토플래시 용 펄스폭 변조기를 제안한다. 광량 제어 회로는 정전용량, 포토다이오드, 그리고 비교기로 꾸밀 수 있다. 제안된 펄스폭 변조기는 대기 전력 소모를 줄이기 위해서 비교기를 제외한 모든 부분을 디지털회로로 설계하였다. 그리고 IGBT 드라이버는 지연 소자를 사용하여 단락 방지 회로를 추가하였다. 제안된 펄스폭 변조기는 $0.5V{\sim}2.5V$의 변조 신호 전압의 범위와 300Hz 동작 속도에서 $0.14ms{\sim}1.65ms$의 펄스폭 변조 범위를 가진다. 제안된 펄스폭 변조기는 $0.35{\mu}m$ CMOS 공정으로 제작되었으며, $0.85mm{\times}0.56mm$의 면적을 가진다. 제안된 회로는 300Hz 그리고 3.0V에서 3.0mW의 전력을 소모한다.