• Journal of KIISE:Information Networking
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• v.30 no.2
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• pp.179-188
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• 2003

Advances in wireless networking technology has engendered a new paradigm of computing, called mobile computing, in which users carrying portable devices have access to a shared infrastructure independent of their physical locations. Wireless communication has some restraints such as disconnection, low bandwidth, a variation of available bandwidth, network heterogeneity, security risk, small storage, and low power. Power adaptation routing scheme overcome the shortage of power by adjusting the output power, was proposed. Existing power saving routing algorithm has some minor effect such as seceding from shortest path to minimize the power consumption, and number of nodes that Participate in routing than optimal because it select a next node with considering only consuming power. This paper supplements the weak point in the existing power saving routing algorithm as considering the gradual approach to final destination and the number of optimal nodes that participate in routing.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.10a
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• pp.600-603
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• 2008

In this paper, a new circuit design named memory-in-pixel for low power consumption of the liquid crystal display (LCD) is presented. Since each pixel has a memory, it is able to express 8 color grades using the data saved in the memory without the operation of the gate and source driver ICs so that it can reduce the power consumption of the LCD panel. A memory circuit consists of modified S-R flip-flop (NAND-type) implemented in the pixel, which can supply AC bias for operating the liquid crystal (LC) with the interlocking clocks (CLK_A and CLK_B). This circuit is more complex than the inverter-type memory circuit, but it has lower power consumption of approximately 50% than the circuit. We have investigated the power consumption both NAND and inverter-type memory circuit using a Smart SPICE for the resolution of $96{\times}128$. The estimated power consumption of the inverter-type memory was about 0.037mW. On the other hand, the NAND-type memory showed power consumption of about 0.007mW.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.133-135
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• 2002

무선 통신의 발전으로 사용자가 휴대용 장치를 사용하여, 그들의 물리적인 위치에 상관없이 통신을 할 수 있는 이동 컴퓨팅이라는 새로운 패러다임이 생겨났다. 이러한 이등 컴퓨팅은 비연결성, 낮은 대역, 높은 대역의 가변성, 이질망의 연결, 보안성, 저 전력, 적은 저장 공간 등의 제약성을 가지고 있다. 본 논문에서는 이러한 제약 중 하나인 저 전력성을 극복하기 위하여 두 노드간의 거리에 따른 전력을 다르게 하는 방식인 전력 조절 기범(Power Adaption Scheme)에 기법에 실시간성을 고려하였다. 기존의 방식에서 전력 소비를 줄이기 위해 중간에 거쳐야 할 노드의 수가 증가하는 만큼 전송 시간이 늘어나기 때문에 시간 제약을 갖는 응용에 적절하지 못하다. 본 논문에서는 실시간성을 갖는 데이터 전송에서 소비전력을 최소화하는 라우팅 기법을 제시하였고 성능을 비교하였다.

• Proceedings of the KIPE Conference
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• 2010.07a
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• pp.41-42
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• 2010

본 논문에서는 대면적 플라즈마 사인 보드 제어를 위한 저소비 전력용 인버터를 개발하였다. 이 인버터는 215*86mm 사이즈로 인가전압 220V, 출력전압 1200V, 스위칭 주파수 20KHz, 소비전력 50W 급인 인버터를 역률개선회로 PFC(Power Factor Correction)를 적용하여 리플을 줄이고 안정적인 전압 공급, 전체 전류 정격감소, 회생전압 상승분 억제, 유니버설 입력범위에서 동작 가능하게 만들었다. 고전압트랜스를 4개를 집적화 하였으며 전력 소비 전류가 감소되면서 온도가 상승되는 것을 막을 수 있었고 전자파도 줄일 수 있음을 보였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2020.05a
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• pp.375-376
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• 2020

높은 사양이 필요한 하드웨어 기반의 모바일 및 IoT 임베디드 시스템은 저전력과 성능에 중요한 이슈를 갖고 있다. 이는 전력 소비로 발열량 증가 및 기기의 수명 단축 문제가 발생된다. 이러한 환경에서 소프트웨어도 제한된 전력, 메모리 등에서 안정적인 동작을 수행해야 하므로 디바이스의 소비전략이 증가한다. 이를 해결하고자, 코드 관점에서 전력 소모 최소화를 통한 소프트웨어 성능 개선 가시화 방법을 제안한다. 이는 코드 가시화를 통해 복잡한 모듈을 식별하고, 저전력 코드 패턴을 적용하여 소프트웨어 성능을 개선한다. 이런 코드로 소비전력을 감소 및 성능을 개선함으로써 코드의 품질을 최적화 할 수 있다.

• The KIPS Transactions:PartA
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• v.15A no.5
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• pp.243-248
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• 2008

This paper proposes a low-power carry look-ahead adder using multi-threshold voltage CMOS. The designed adder is compared with conventional CMOS adder. The propagation delay time is reduced by using low-threshold voltage transistor in the critical path. Also, the power consumption is reduced by using high-threshold voltage transistor in the shortest path. The other logic block is implemented with normal-threshold transistor. Comparing with the conventional CMOS circuit, the proposed circuit is achieved to reduce the power consumption by 14.71% and the power-delay-product by 16.11%. This circuit is designed with Samsung $0.35{\mu}m$ CMOS process. The validity and effectiveness are verified through the HSPICE simulation.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.451-454
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• 2007

오늘날 많은 임베디드 시스템이 배터리를 통해 전력을 공급한다. 이처럼 제한적인 배터리 용량 때문에 임베디드 소프트웨어는 개발 시에 전력소비를 고려하여 디자인하여야 한다. 이와 같은 이유로 최근 저전력 디자인과 소프트웨어 소비전력 분석 및 분석에 대한 연구가 두드러지게 진행되고 있다. 측정 기반 전력 소모 분석 기법의 대표적인 부류인 명령어 수준 전력 분석 기법이 CPU와 메모리의 전력 소비만을 고려하는 점을 보안하기 위하여 본 논문에서는 시스템 전체의 소비 전력을 분석하기 위하여 이벤트 방식의 전력 소모 분석 기법을 제안한다. 사용자는 소비전력을 모니터링하고 싶은 코드 구간에 대해 이벤트로 지정하고 해당 이벤트가 발생하는 동안 소비되는 전력을 DAQ 장비로부터 측정한 후 결과를 바탕으로 소프트웨어의 수행시간, 소비전력량, 전력소비 병목현상, 커널 이벤트의 발생 빈도 및 횟수 등을 파악하여 소프트웨어의 성능을 계층적으로 분석할 수 있는 데이터를 제공한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2005.05a
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• pp.1753-1756
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• 2005

센서 네트워크 환경에서 센서 노드에게 가장 큰 이슈는 저전력이다. 이러한 센서 노드에서 저전력화를 제공하는 것은 하드웨어 뿐만 아니라 소프트웨어에서도 중요하다. 유휴 시간에 마이크로 컨트롤러가 활성 상태로 대기 하는 대신 마이크로 컨트롤러가 제공하는 파워 슬립 모드를 이용하여 모든 주변 장치의 전원을 차단함으로서 저전력을 실현할 수 있다. 그러나 빈번한 슬립 모드 진입은 오히려 더 많은 전력을 소비하기 때문에 슬립 모드로 들어가는 시기와 나오는 시기를 적절하게 제어 하는 것은 쉬운 일이 아니다. 그러므로 본 논문에서는 타이머 인터럽트를 활용하여 슬립 모드 제어 정책을 포함하는 컴포넌트 기반의 멀티 스레드 지원 센서 OS를 구현하였다. 코드 크기의 최적화로 성능 향상을 꾀하였으며, 이로서 전력 소비도 줄일 수 있다. 또한, 컴포넌트 기반의 구조는 다양한 하드웨어를 쉽게 지원할 수 있으며, 응용 분야에 따라 다양한 어플리케이션을 쉽게 제작할 수 있도록 설계하였다.

• Proceedings of the Korean Institute of Navigation and Port Research Conference
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• 2013.06a
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• pp.31-33
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• 2013

종래의 전구식 등명기의 경우 중량이 많이 나갈 뿐만 아니라 전구의 교체시기가 짧고 전력소모가 심하다는 문제가 있었다. 또한 5mm 포탄형 저휘도 LED램프의 경우에는 수명이 길고 저전력이라는 장점이 있으나, 근래에는 해상의 배후광이 높아져 개당 소비전력이 1W(와트) 이상인 고휘도 파워 LED를 광원으로서 채택하는 등명기가 등장하고 있는 실정이다. 그런데, 이러한 고휘도 파워 LED의 경우 종래의 포탄형 LED에 비하여 광도는 매우 높으나, 소비전력이 상대적으로 매우 높으며, 그에 따라 발열이 심하다는 문제가 있다. 따라서, 고휘도 파워 LED를 채용하여 등명기의 광도를 높이는 경우에는 반드시 방열 문제를 고려해야 한다. 그렇지 않으면, 고휘도 파워 LED의 발열로 인하여 제품이 안정적으로 구동할 수 없으며, 결국에는 관련 부품의 고장이나 파손으로 이어지기 때문이다. 본 연구는 종래의 전구식 램프나 저전력 포탄형 LED램프를 대체하여 고휘도 파워 LED램프를 광원으로 적용함에 있어, 등명기의 중량을 증가시키지 않는 구조로서 보다 효과가 우수한 방열기술을 개발하기 위한 것이다.

• The Journal of the Korea Contents Association
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• v.7 no.11
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• pp.84-93
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• 2007

This paper presents a methodology that accelerates estimating the system-level power consumption for on-chip bus of SoC platforms. The proposed power modeling can estimate the power consumption according to the change of a target SoC system. The proposed model comprises two parts: the one is power estimation of bus logics reflecting the architecture of the bus such as the number of bus layers, the other is to estimate the power consumed by the bus lines during data transmission. We designed the target multimedia SoC system, MPEG encoder as an example and evaluated power consumption using this model. The simulation result shows that the accuracy of the proposed model is over 92%. Thus, the proposed power model can be used to design of a high-performance/low-power multimedia SoC.