• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• v.9 no.2
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• pp.307-310
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• 2005

본 논문은 CMOS 센서의 ISP 전처리 과정 후 최종 화면에 출력하기 위한 효과적인 이미지 스케일 블록을 저전력, 저비용에 맞은 독립된 하드웨어 장치로 설계 하고자 한다. 카메라 센서 이미지 결과를 디스플레이 장치(OSD(On Screen Display)에 맞는 화면의 크기는 CIF(352${\times}$288), QCIF(176${\times}$144) 출력 모드를 사용한다. 최근 DMB 휴대용 멀티미디어 데이터 전송 사이즈 포맷에서도 위와 같은 사이즈를 지원하고 있다. 일반적인 스케일 처리에서는 PC 그래픽 카드(Graphic Card)장치의 지원을 받아서 처리하는 경우가 많다. 또는 CPU의 연산을 통한 CPU 자원을 점유하여 이미지 스케일을 처리하였다. 휴대용 CMOS 센서용에 적합한 독립적으로 처리할 수 있는 이미지 스케일 기능을 하드웨어로 설계하여 효과적인 시스템 운용과 고속 이미지 스케일 처리가 가능한 하드웨어를 설계하는게 목적이다. 이를 구현 하기위해 기존 알고리즘과 제안한 알고리즘을 비교하여 최적화된 알고리즘 적용하여 VHDL설계언어를 이용한 하드웨어 설계 후, ModelSim 6.0a를 이용하여 데이터를 검증한다.

• Review of KIISC
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• v.33 no.5
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• pp.25-38
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• 2023

중요 데이터와 서비스를 격리하여 보호하기 위한 신뢰연산기술이 모바일 기기에서 널리 활용되고 있다. 신뢰연산기술은 보통 하드웨어 기반 접근제어를 통해 메모리, 레지스터, 캐시 등의 하드웨어 자원을 공격자로부터 격리하는 신뢰실행영역을 시스템 내에 생성할 수 있게 한다. 하지만 보호 대상 소프트웨어에 악용 가능한 취약점이 존재할 경우 그 보안성이 파훼될 수 있다. 따라서 신뢰실행영역 내에도 소프트웨어에 대한 공격 효율성을 최소화할 수 있는 보안 기술이 적용되어야 한다. 모바일 디바이스에 주로 적용된 ARM 아키텍처에서도 포인터 인증, 메모리 태깅과 같은 다양한 하드웨어 기반 보안기술들이 정의되고 있으며 최신 고사양 모바일 디바이스를 중심으로 적용되고 있다. 하지만 아키텍처 버전에 따라 가용한 하드웨어 보안 기술이 상이하기 때문에 보안기술의 범용성을 향상시키기 위한 방안 또한 중요하게 연구되어야 한다. 본고에서는 모바일 신뢰연산기술의 보안성을 향상시키기 위한 대표적인 범용 보안 기술들에 대해 소개한다. 특히 유저서비스, 운영체제, 하이퍼바이저의 보안성을 향상시키기 위해 제안된 디버깅 와치포인트 기반 보안 기술들에 대해 분석하고 그 한계와 타 아키텍처 확장 가능성에 대해서 논의한다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2018.06a
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• pp.39-40
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• 2018

최근 광 기반의 디지털 케이블 방송망에서 기존 케이블 방송 전송 방식 변경 없이 양방향 스마트 미디어 연동을 위한 기술이 개발되고 있다. 그 중에 RoIP(RF-Signal over IP) 기술은 저가형 보급 장치의 형태로 개발함으로써 광 동축 접점에서 망의 진화를 용이하게 하여 망 설비의 재투자 없이 보급을 실현할 수 있다. RoIP 단말을 저가형 보급 장치로 제작하기 위하여 RF 버스트 신호 감지 및 처리 기술은 하드웨어 로직 사용량을 줄이고 복잡도를 감소시킬 수 있도록 구현되어야 한다. 따라서 본 논문에서는 케이블 방송 시스템을 설계하고 하드웨어 로직 사용량을 줄이면서 복잡도를 감소시키는 구현 방안에 대하여 제안한다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2021.01a
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• pp.1-3
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• 2021

서버 가상화 기술은 초기 하이퍼바이저 방식에서 비즈니스 민첩성을 높일 수 있는 컨테이너 기술로 진화하고 있다. 하지만, 컨테이너 기술은 운영체제를 공유하고 잦은 빌드와 배포로 보안과 안정성에 대한 문제가 제기되고 있다. 이에 따라 본 논문에서는 서버 가상화 기술인 하이퍼바이저와 컨테이너 기술을 비교분석하고 애플리케이션 특성을 분석한다. 하이퍼바이저 기술은 하드웨어 가상화를 통해 안정성이 높은 반면 복잡하고 무거우며 속도가 느린 단점이 있다. 컨테이너 기술은 하이퍼바이저에 비해 가볍고 성능이 향상되는 반면 보안 및 안정성에 문제가 발생할 수 있다는 단점이 있다. 이를 통해 미션 크리티컬 워크로드를 가진 애플리케이션은 안정성이 우수한 하이퍼바이저 기술이 적합하고, 자원 사용이 가변적인 애플리케이션은 서버 확장이 유연하고 성능이 우수한 컨테이너 기술이 적합하다고 제안한다.

• 프린팅코리아
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• v.8 no.6
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• pp.96-97
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• 2009

자신에게 맞는 프론트 엔드(front-end)를 사용하는 것은, 특히 디지털과 오프셋을 모두 운영하고 있지만 제공 선택의 범위 때문에 결정하기 어려운 경우라면, 모든 점에서 이득이 될 수 있다. 오늘날의 디지털 기계는 날렵하고 성능이 좋은 소형의 기계 장치이다. 그렇지만, 디지털 인쇄 장치를 최대한으로 활용하기 위해서는 힘이 아니라 머리가 필요하다. 디지털 작동의 머리 즉, 워크플로우는 매우 중요하다. 가장 현명한 선택을 한다는 것은 항상 기지를 유지한다는 의미이다. 그렇다면, 디지털 하드웨어 및 소프트웨어의 가장 좋은 방향은 무엇인가? 그것은 전적으로 사업의 특성과 목표로 하는 애플리케이션에 달려있다. 자신에게 맞는 것이 저 길 아래에 있는 다른 회사와는 매우 다를 수 있다.

• The KIPS Transactions:PartA
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• v.18A no.3
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• pp.93-98
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• 2011

While the use of battery-powered embedded systems has been rapidly increasing, the current level of battery technology has not kept up with the drastic increase in power consumption by the system. In order to prolong system usage time, the battery size needs to be increased. The amounts of power consumption by embedded systems are determined by their hardware configuration and software for manipulating hardware resources. In spite of that, the hardware provides features for lowering power consumption, if those cannot be utilized efficiently by software including operating system, reduction in power consumption is not optimized. In this paper, we propose a BET(Break Even Time)-based scheduling method using task partition to reduce power consumption of multimedia applications in a mobile embedded system environment.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.10A
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• pp.1000-1010
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• 2002

Partial response maximum-likelihood (PRML) and fixed-delay tree search with decision feedback (FDTS/DF) yield a sub-optimum performance in storage systems. However, they suffer from the inevitable complexity problems. this paper focuses on detection schemes to overcome the drawbacks of the sequence detections by exploiting minimum run-length d=2. It is expected that the proposed systems yield substantial reductions of both processing speed and receiver complexity. When combined with a decision feedback equalization (DFE), they prove to keep pace with the FDTS/DF with ${\tau}$=2 and even outperform the PR(1111)ML at normalized density S>5.6.

• Proceedings of the Korea Information Processing Society Conference
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• 2001.04a
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• pp.453-456
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• 2001

21세기에 새로운 분야로 대두되고 있는 가상현실은 많은 사람들의 흥미를 끌고 있다. 상상 속에서나 가능하던 일들을 현실감과 입체감을 통해 실제처럼 느낄 수 있게 해준다는 것이 가상현실의 가장 큰 매력일 것이다. 가상현실을 요하는 멀티미디어 기기들의 활발한 시장진출로 3D 효과를 가진 오디오/비디오의 하드웨어 구현이 불가피하다. 본 연구에서는 휴대용 기기들에서 실시간 3D 입체음향 효과를 얻을 수 있도록 하드웨어를 구성하였다. 기존의 입체음향 기술에서 사용되는 콘볼루션 방법은 계산량이 많기 때문에 실시간 구현이 어렵다. 그러나 제안된 방식은 FFT를 사용하여 주파수 영역에서 처리함으로써 계산량을 줄여 하나의 프로세서로도 실시간 처리가 가능하도록 하였다. 저가/저전력/소형화조건을 요구하는 휴대용 기기에서 3D 입체 음향 효과를 얻을 수 있는 것이다. DSP는 TI(Texas Instruments)사의 16비트 고정소수점(fixed-point) 프로세서인 TMS320C5416을 사용한다. 구현된 3D 입체음향 칩은 입체음향을 필요로 하는 휴대용 MP3 Player, 가전용 오디오/비디오 등에 응용될 수 있다.

• Journal of KIISE:Computing Practices and Letters
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• v.15 no.11
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• pp.801-805
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• 2009

Hardware based dynamic voltage and frequency scaling is a promising technique to reduce power consumption in a globally asynchronous locally synchronous system such as a homogeneous or heterogeneous multi-core system. In this paper, FPGA prototype design of hardware based dynamic frequency scaling is proposed. The proposed techniques are applied to a FIFO based multi-core system for a software defined radio and Network-on-Chip based hardware MPEG2 encoder. Compared with a references system using a single global clock, the first prototype design reduces the power consumption by 78%, but decreases the performance by 5.9%. The second prototype design shows that power consumption decreases by 29.1% while performance decreases by 0.36%.

• The Journal of the Korea institute of electronic communication sciences
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• v.17 no.1
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• pp.173-180
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• 2022

Approximate Computing is a promising method for designing hardware-efficient computing systems. Approximate multiplication is one of key operations used in approximate computing methods for high performance and low power computing. An approximate 4-2 compressor can implement hardware-efficient circuits for approximate multiplication. In this paper, we propose an approximate multiplier with low area and low power characteristics. The proposed approximate multiplier architecture is segmented into three portions; an exact region, an approximate region, and a constant correction region. Partial product reduction in the approximation region are simplified using a new 4:2 approximate compressor, and the error due to approximation is compensated using a simple error correction scheme. Constant correction region uses a constant calculated with probabilistic analysis for reducing error. Experimental results of 8×8 multiplier show that the proposed design requires less area, and consumes less power than conventional 4-2 compressor-based approximate multiplier.