• 한국진공학회:학술대회논문집
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• 한국진공학회 2000년도 제18회 학술발표회 논문개요집
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• pp.61-61
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• 2000

Device의 고성능화를 위하여 소자의 고속화, 고집적화가 가속됨에 따라 SALICIDE Process가 더욱 절실하게 요구되고 있다. 이러한 SALICIDE Process의 재료로써는 metal/silicide 중에서 비저항이 가장 낮은 TiSi2(15-25$\mu$$\Omega$cm), CoSi2(17-25$\mu$$\Omega$cm)가 일반적으로 많이 연구되어 왔다. 그러나 Ti-silicide의 경우 Co-silicide는 배선 선폭의 감소에 따른 면저항 값의 변화가 작으며, 고온에서 안정하고, 도펀트 물질과 열역학적으로 안정하여 화합물을 형성하지 않는다는 장점이 있으마 Ti처럼 자연산화막을 제거할 수 없어 Si 기판위에 자연산화막이 존재시 균일한 실리사이드 박막을 형성할 수 없는 단점등을 가지고 있다. 본 연구에서는 Ti Capping layer 에 의한 균일한 Co-silicide의 형성을 일반적인 Si(100)기판과 SCl 방법에 의하여 chemical Oxide를 성장시킨 Si(100)기판의 경우에 대하여 연구하였다. 스퍼터링 방법에 의해 Co를 150 증착후 capping layer로써 TiN, Ti를 각각 100 씩 증착하였다. 열처리는 RTP를 이용하여 50$0^{\circ}C$~78$0^{\circ}C$까지 4$0^{\circ}C$ 구간으로 N2 분위기에서 30초 동안 열처리를 한후, selective metal strip XRD, TEM의 분석장비를 이용하여 관찰하였다. lst RTP후 selective metal strip 후 면저항의 측정과 XRD 분석결과 낮은 면저항을 갖는 CoSi2로의 상전이는 TiN capping과 Co 단일박막이 일반적인 Si(100)기판과 interfacial oxide가 존재하는 Si(100)기판위에서 Ti capping의 경우보다 낮은 온도에서 일어났다. 또한 CoSi에서 CoSi2으로 상전이는 일반적인 Si(100)기판위에서 보다 interfacial Oxide가 존재하는 Si(100)기판 위에 TiN capping과 Co 단일박막의 경우 열처리 후에도 Oxide가 존재하는 불균인한 CoSi2박막을 관찰하였으며, Ti capping의 경우 Oxise가 존재하지 않는 표면과 계면이 더 균일한 CoSi2 박막을 형성 할 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.161-161
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• 2010

InAsSb alloy system 은 HgCdTe 를 대체하는 적외선 광소자 및 검출기 등에 응용이 가능한 유망한 물질이지만 정확한 유전함수 및 전이점의 연구는 미흡한 실정이다. 본 연구에서는 타원 편광 분석법을 이용하여 1.5 ~ 6 eV 의 분광 영역에서 As 조성비를 각기 (x = 0, 0.127, 0.337, 0.491, 0.726 및 1.00) 다르게 한 $InAs_xSb_{1-x}$ alloy의 유전함수를 측정하였다. 또한 표면에 자연산화막을 제거하기 위하여 Methanol 과 DI Water 로 표면을 세척 한 후 $NH_4OH$, Br in Methanol, HCl 등으로 적절한 화학적 에칭을 하여 산화막을 제거함으로서 순수한 InAsSb 의 유전함수를 측정할 수 있었다. 측정된 InAsSb 유전함수를 Standard analytic critical point line shape 방법으로 As 조성비에 따른 에너지 전이점을 얻을 수 있었다. 또한 얻어진 에너지 전이점 값을 이용하여 linear augmented Slater-type orbital 방법으로 전자 밴드 구조 계산을 하였고, 이를 바탕으로 $E_0$, $E_1$, $E_2$ 전이점 지역의 여러 전이점 ($E_1$, $E_1+\Delta_1$, $E_0'$, $E_0'+\Delta_0'$, $E_2$, $E_2+\Delta_2$, $E_2'$, $E_2'+\Delta_2$, $E_1'$) 의 특성을 정확히 정의할 수 있었다. 또한 As 조성비가 증가하면서 $E_2$, $E_2+\Delta_2$, $E_2'$, $E_2'+\Delta_2$ 전이점들이 서로 교차 되는 것을 발견하였고, 저온에서만 관측이 가능하였던 InSb 의 두 saddle-point (${\Delta_5}^{cu}-{\Delta_5}^{vu}$, ${\Delta_5}^{cl}-{\Delta_5}^{vu}$)를 상온에서 찾아내었다. 타원 편광 분석법을 이용한 전이점 연구 및 물성 분석은 InAsSb alloy 의 광학적 데이터베이스를 확보하는 성과와 더불어 새로운 디바이스기술 및 광통신 산업에도 유용한 정보가 될 것이다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.69.1-69.1
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• 2018

산업 현장에서 자주 사용되는 알루미늄 합금은 순도가 높은 알루미늄에 비해 경제성, 기계적 성질이 우수한 장점이 있다. 하지만 이런 합금들은 물리적, 화학적 성질이 순수 알루미늄과 달라 양극산화와 같은 표면처리가 쉽지 않다. 양극산화는 표면처리 기술의 대표적인 방법 중 하나로 인위적으로 산화피막을 형성하는 기술이다. 순도가 높은 알루미늄은 산성 전해질에서의 양극산화를 통해 다공성 산화피막을 형성할 수 있으며 그 구조로 인해 내식성, 내마모성 등 기계적, 화학적인 다양한 장점이 있다. 하지만, Mg, Si, Cr과 같은 성분이 함유된 알루미늄의 경우 산성 전해질에서 산화물을 형성되지 않는다. 본 연구에서 기존의 산성 전해질에서의 양극산화 방법이 아닌$K_2HPO_4$를 함유하는 고온의 글리세롤 전해질을 사용하여 양극산화를 진행하였다. 사용한 알루미늄은 산업용으로 자주 사용되는 3000계열의 알루미늄을 사용하였으며 균일한 양극산화를 위해 샌드페이퍼를 통한 연마과정을 통해 표면을 평탄화 하였다. 이후 전기화학적 에칭 과정을 거쳐 표면에 있는 자연산화막을 제거하여 표면 분석을 용이하게 하였다. 양극산화는 10wt%의 $K_2HPO_4$/글리세롤 전해질에서 전해질의 온도와 인가 전압을 달리 하여 진행하였다. 결과 $150^{\circ}C$ 이상의 온도에서 알루미늄 합금의 양극산화를 확인할 수 있었고 $170^{\circ}C$의 온도에서 인가 전압을 20V로 하였을 때 가장 정렬된 다공성 구조를 얻을 수 있었다. 본 연구 결과를 통해 산업용 알루미늄 합금의 양극산화를 통해 다공성 나노구조 산화물을 형성 시킬 수 있었다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2016년도 추계학술대회 논문집
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• pp.121-121
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• 2016

치아는 인체중에서도 혹한 환경에서 부분으로 높은 하중과 타액과 같은 강 부식성 매체로 그 환경이 상상을 초월한다. 즉 반복적으로 가해지는 하중(응력)과 침식을 유발하는 타액과 음식물 등이다. 따라서 치아가 쉽게 파괴되거나 썩는 현상이 나타나게 된다. 이렇게 사용되다가 치아의 역할을 다하게 되면 인공치아를 사용하게 되는데 그 재료가 바로 타이타늄(Ti)이다. 생체매식재로 사용되는 Ti는 반응성이 높아 산소와 쉽게 결합하여 표면에 TiO, $TiO_2$, 및 $Ti_2O_3$와 같은 산화피막을 표면에 형성함으로써 뛰어난 부식저항성과 생체적합성을 가지며 생체에 독성이 없고 탄성계수가 골과 비슷하여 골과 임플란트 경계면에서 응력분산에 유리한 성질 등 물리적, 기계적 성질이 뛰어나 외과용 임플란트 재료로 가장 좋은 재료이다. 금속 임플란트의 생체적합도는 임플란트 재료 자체보다는 생체 내 산화막이 화학적으로 불안정할 때 부식이 발생하게 되고 그 결과 금속이온이 주위로 유리되어 조직반응을 일으키므로 금속의 표면을 덮고 있는 산화막에 의해 좌우된다. Ti는 생체불활성재료로서 매식재료로 사용할 경우 뼈와 잘 융합되는 골유착을 나타내나 골과 화학적결합은 하지 않고 골형성을 적극적으로 유도하지 못함으로 환자의 치유기간이 길어지게 된다. 이러한 이유로 골조직내 임플란트의 접합을 개선하기위한 연구가 이루어져 골과의 결합을 높이기 위해 골유착을 일으키는 Ti에 골성장을 유도하는 뼈성분인 하이드록시 아파타이트(HA)라는 물질을 플라즈마 코팅법을 사용하던가 아니면 Hanks' solution내에서 침적 후 HA도금을 하는 방법 등으로 처리하고 있다. 그러나 플라즈마 코팅법은 고온에서 처리를 행하고 Hanks' solution내에 침적할 경우 Ti표면에 밀착도가 저하되거나 합금의 상변화 등으로 인하여 표면처리 과정 중에서 내식성이 크게 감소될 수 있다. 이러한 여러 가지 코팅법을 통하여 골 유착을 증진시키기 위한 연구는 계속되고 있지만 임상적으로 사용 후 문제가 단시일에 발생되는 것도 아니고 수년이 지나야 나타나게 된다. 이러한 방법으로 코팅을 하게 되면 골과 잘 유착이 되어 자연차아와 같은 기능을 하게 된다. 따라서 이러한 문제를 최소화하는 방법이 나노구조를 표면에 형성시켜 골유착을 쉽게 함으로써 이를 개선할 수 있을 것으로 생각되어 본 강의에서는 임플란트의 문제와 사용되는 재료에 대하여 고찰하여 자연치아를 대체 할 수 있는지 알아보았다.

• 한국전기전자재료학회논문지
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• 제11권1호
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• pp.33-40
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• 1998

The composite SiO$_2$/Si$_3$N$_4$/SiO$_2$(ONO) film formed by oxidation on nitride film has been widely studied as DRAM stacked capacitor multi-dielectric films. Load lock(L/L) LPCVD system by HF cleaning is used to improve electrical capacitance and to scale down of effective thickness for memory device, but is brings a new problem. Nitride film deposited using HF cleaning shows selective deposition on poly silicon and oxide regions of capacitor. This problem is avoidable by carpeting chemical oxide using $H_2O$$_2$cleaning before nitride deposition. In this paper, we study the limit of nitride thickness for abnormal oxidation and the initial deposition time for nitride deposition dependent on underlayer materials. We proposed an advanced fabrication process for stacked capacitor in order to avoid selective deposition problem and show the usefulness of nitride deposition using L/L LPCVD system by $H_2O$$_2$cleaning. The natural oxide thickness on polysilicon monitor after HF and $H_2O$$_2$cleaning are measured 3~4$\AA$, respectively. Two substrate materials have the different initial nitride deposition times. The initial deposition time for polysilicon is nearly zero, but initial deposition time for oxide is about 60seconds. However the deposition rate is constant after initial deposition time. The limit of nitride thickness for abnormal oxidation under the HF and $H_2O$$_2$cleaning method are 60$\AA$, 48$\AA$, respectively. The results obtained in this study are useful for developing ultra thin nitride fabrication of ONO scaling and for avoiding abnormal oxidation in stacked capacitor application.

• 한국전기전자재료학회논문지
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• 제33권3호
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• pp.245-248
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• 2020

The wettability of silicon carbide (SiC) crystal, which has 6H-SiC and 4H-SiC regions prepared using the physical vapor transport (PVT) method, is quantitatively analyzed using dispensed deionized (DI) water droplets. Regardless of the polytypes in SiC, the average of five contact angle measurements showed a difference of about 6° between the Si-face and C-face. The contact angle on the Si-face (C-face) is measured after the removal of the native oxide using BOE (6:1), and revealed a significant decrease of the contact angle from 74.9° (68.4°) to 47.7° (49.3°) and from 75.8° (70.2°) to 51.6° (49.5°) for the 4H-SiC and 6H-SiC regions, respectively. The contact angle of the Si-face recovered over time during room temperature oxidation in air; in contrast, that of the C-face did not recover to the initial value. This study shows that the contact angle is very sensitive to SiC surface polarity, specific surface conditions, and process time. Contact angle measurements are expected to be a rapid way of determining the surface polarity and wettability of SiC crystals.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2009년도 춘계학술대회 논문집
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• pp.168-168
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• 2009

고효율 실리콘 이종접합 태양전지 제작을 위한 요소기술 중 a-Si:H/c-Si 간의 계면 안정화는 태양전지 효율에 중요한 역할을 한다. 본 연구에서는 n-type 결정질 실리콘 기판을 사용하여, 소수전하들의 재결합을 방지하고, 계면 안정화를 실행하는 방안으로 실리콘 기판 습식 세정을 수행하였다. 반도체 공정에서 일반적으로 알려진 RCA 세정기법에 HF 세정을 마지막공정으로 추가하여 자연 산화막과 기타 불순물을 더욱 효과적으로 제거할 수 있도록 실험을 진행하였다. 마지막 공정으로 추가된 HF 세정에 의한 a-Si:H/c-Si 계면 안정화 효과를 관찰하기 위하여 HF농도와 HF 세정시간에 따른 소수반송자 수명을 측정하였다. 또한 HF 세정 이후 공정의 영향을 확인하기 위하여 PE-CVD법으로 a-Si:H 박막 증착 이전 실리콘 기판의 온도와 상온에서 머무는 시간에 따른 a-Si:H/c-Si 계면안정화 특성을 분석하였다. 본 실험을 통해 HF세정공정이 계면특성에 미치는 영향을 확인하였으며 실리콘 기판 습식 세정이 이종접합태양전지 특성에 미치는 영향을 분석하였다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제49권1호
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• pp.24-29
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• 2000

We propose a simple method to control the crystallization depth of amorphous silicon (a-Si) deposited by PECVD or LPCVD during the excimer laser annealing (ELA). Employing the new method, we have formed poly-Si/a-Si double film and fabricated a new poly-Si TFT with vertical a-Si offsets between the poly-Si channel and the source/drain of TFT without any additional photo-lithography process. The maximum leakage current of the new poly-Si TFT decreased about 80% due to the highly resistive vertical a-Si offsets which reduce the peak electric field in drain depletion region and suppress electron-hole pair generation. In ON state, current flows spreading down through broad a-Si cross-section in the vertical a-Si offsets and the current density in the drain depletion region where large electric field is applied is reduced. The stability of poly-Si TFT has been improved noticeably by suppressing trap state generation in drain region which is caused by high current density and large electric field. For example, ON current of the new TFT decreased only 7% at a stress condition where ON current of conventional TFT decreased 89%.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.135-136
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• 2008

이 실험에서는 비휘발성 메모리에서의 블로킹 층으로 $SiN_x$ 박막을 사용하였다. ELA (poly-Si) 기판위에 $SiO_xN_y$ 박막을 성장하기 전에 BHF를 이용해 자연 산화막을 제거하였다. 터널 층을 위해 2.7nm두께의 $SiO_xN_y$를 ICP-CVD 장비를 이용해 유리기판위에 증착하였다. 다음으로 $SiH_4/H_2$기체를 이용， ICP-CVD장비를 이용해 전하 저장을 위한 a-Si 박막을 증착하고, 마지막으로 a-Si층 위에 $SiN_x$ 층을 형성하였다. $SiN_x$ 박막을 형성하는데 최적의 조건을 찾기 위해 가스의 구성 비율 및 증착시간을 변화시키고 온도와 RF power도 바꿔주었다. 굴절률이 1.79 고 두께가 30 nm 인 $SiN_x$는 블로킹 층으로 사용하기 위한 것이다. 제작된 NSO-NVM 소자의 전기적 메모리 특성은 on current가 약 $10^{-5}$ A 이고 off current가 약 $5\times10^{-13}$ A로 전류 점멸비$(I_{ON}/I_{OFF})$는 약 $1\times10^7$ 이고 Swing 값은 0.53V/decade 이다. 1ms 동안의 programming/erasing 결과 약 3.5 V의 넓은 메모리 윈도우 크기를 가진다는 것을 확인할 수 있다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.263-263
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• 2016

최근 반도체 시장에서는 저비용으로 고성능 박막 트랜지스터(TFT)를 제작하기 위한 다양한 기술들이 연구되고 있다. 먼저, 재료적인 측면에서는 비정질 상태에서도 높은 이동도와 가시광선 영역에서 투명한 특성을 가지는 산화물 반도체가 기존의 비정질 실리콘이나 저온 폴리실리콘을 대체하여 차세대 디스플레이의 구동소자용 재료로 많은 주목받고 있다. 또한, 공정적인 측면에서는 기존의 진공장비를 이용하는 PVD나 CVD가 아닌 대기압 상태에서 이루어지는 용액 공정이 저비용 및 대면적화에 유리하고 프리커서의 제조와 박막의 증착이 간단하다는 장점을 가지기 때문에 활발한 연구가 이루어지고 있다. 특히 산화물 반도체 중에서도 indium-gallium-zinc oxide (IGZO)는 비교적 뛰어난 이동도와 안정성을 나타내기 때문에 많은 연구가 진행되고 있지만, 산화물 반도체 기반의 박막 트랜지스터가 가지는 문제점 중의 하나인 문턱전압의 불안정성으로 인하여 상용화에 어려움을 겪고 있다. 따라서, 본 연구에서는 기존의 산화물 반도체의 불안정한 문턱전압의 문제점을 해결하기 위해 마이크로웨이브 열처리를 적용하였다. 또한, 기존의 IGZO에서 suppressor 역할을 하는 값비싼 갈륨(Ga) 대신, 저렴한 지르코늄(Zr)과 하프늄(Hf)을 각각 적용시켜 용액 공정 기반의 Zr-In-Zn-O (ZIZO) 및 Hf-In-Zn-O (HIZO) TFT를 제작하여 시간에 따른 문턱 전압의 변화를 비교 및 분석하였다. TFT 소자는 p-Si 위에 습식산화를 통하여 100 nm 두께의 $SiO_2$가 열적으로 성장된 기판 위에 제작되었다. 표준 RCA 세정을 진행하여 표면의 오염 및 자연 산화막을 제거한 후, Ga, Zr, Hf 각각 suppressor로 사용한 IGZO, ZIZO, HIZO 프리커서를 이용하여 박막을 형성시켰다. 그 후 소스/드레인 전극 형성을 위해 e-beam evaporator를 이용하여 Ti/Al을 5/120 nm의 두께로 증착하였다. 마지막으로, 후속 열처리로써 마이크로웨이브와 퍼니스 열처리를 진행하였다. 그 결과, 기존의 퍼니스 열처리와 비교하여 마이크로웨이브 열처리된 IGZO, ZIZO 및 HIZO 박막 트랜지스터는 모두 뛰어난 안정성을 나타냄을 확인하였다. 결론적으로, 본 연구에서 제안된 마이크로웨이브 열처리된 용액공정 기반의 ZIZO와 HIZO 박막 트랜지스터는 추후 디스플레이 산업에서 IGZO 박막 트랜지스터를 대체할 수 있는 저비용 고성능 트랜지스터로 적용될 것으로 기대된다.