• Proceedings of the Korean Information Science Society Conference
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• 2004.04a
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• pp.124-126
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• 2004

본 논문에서는 유비쿼터스 헬스케어 시스템을 위한 센싱 단말기 구현 내용을 설명한다. 본 연구에서 설계한 유비쿼터스 헬스케어 시스템은 센싱 단말기, 처리 단말기, DB 서버, 전문가 서버로 구성된다. 센싱 단말기는 사용자의 생체 신호를 검출하고 처리한 후 그 결과를 무선 통신을 통해 처리 단말기로 전달한다. 본 연구에서 구현한 센싱 단말기는 8MHz로 동작하는 AVR MicroController 처리기와 맥박 센서, 그리고 Bluetooth 무선 통신 모듈로 구성되어 있다. 또한 5개의 포트별로 8개의 입력 라인이 있어 다중 센싱 (Multi-Modal Sensing)이 가능하며, Bluetooth를 지원하는 다양한 처리 단말기와 연동이 가능하다는 특징을 갖는다. 실험결과 사용자의 생체 신호를 제대로 검출하여 무선 통신으로 전달함을 알 수 있었다.

• Proceedings of the KIEE Conference
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• 2000.07d
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• pp.2781-2783
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• 2000

방범에 사용되는 여러 종류의 센서를 컴퓨터를 이용하여 사용할 수 있는 방안을 연구하고 기술적인 문제를 파악하여 해결하고, Protocol을 정하여 방범 시스템 프로그램을 작성하고 컴퓨터 상에서 효율적인 방범이 이루어질 수 있도록 했다. 본 연구의 보안 시스템의 동작 순서는 다음과 같다. 사용자는 외출할 때 출입문 근처에 설치되어 있는 키패드를 이용하마 방범시스템을 작동시킨다. 침입자가 있으면 여러 장소에 설치된 센서가 감지되어 이 신호를 인터페이스를 통해 컴퓨터로 보낸다. 컴퓨터는 신호가 감지된 위치, 감지 시간을 기록하고 USB 포트에 연결된 CCD 카메라를 통하여 영상을 저장하고. 보안 책임자의 전화기로 침입자가 있다는 사실을 통보해 주도록 설계된 시스템이다. 방범시스템의 해제는 키패드를 이용하여 비밀번호를 입력하여 저장되어 있는 번호와 동일할 경우에만 해제가 될 수 있도록 구성하였다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2020.07a
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• pp.45-48
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• 2020

최근 마이크로서비스 아키텍처(Microservice Architecture)를 도입하는 프로젝트가 많아짐에 따라 컨테이너 오케스트레이션 도구인 쿠버네티스의 필요성이 증대되고 있다. 쿠버네티스 환경을 구성하고 서비스를 테스트 및 배포하기 위해서는 클러스터링을 하고 yaml파일을 작성하고 적용하여 자원을 생성하는 등의 작업이 필요하다. 이렇게 반복되는 작업을 자동화하기 위해 기존에는 쉘스크립트를 사용하는데, 이를 사용하기 위해서는 쿠버네티스 및 인프라에 관한 기초지식이 있어야 하는 문제점이 있다. 본 논문에서는 마이크로서비스를 위한 웹 기반의 배포 시스템을 제안한다. 웹을 통해 배포하고 테스트할 수 있어 기초지식이 없어도 사용할 수 있다. 웹에서 프로젝트 개발자로부터 도커 이미지와 사용할 포트번호 및 레플리카 개수를 입력받아 배포를 요청하면 쿠버네티스 환경에 배포하고, 필요한 자원들이 배포가 완료되면 엔드포인트를 제공한다. 그리고 배포된 서버의 엔드포인트에 요청을 전송하고 응답이 오는 것을 확인할 수 있어 활용성이 높다. 이 시스템은 쿠버네티스를 이용하여 복수 개의 파드(Pod)를 유지하여 가용성을 보장하고 빠르게 배포가 가능하게 한다. 또한 이미지가 업데이트되면 웹에서 요청하여 클러스터에 새 버전의 이미지로 배포한다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2023.07a
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• pp.699-700
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• 2023

최근 국내 기업에서는 블라인트 테스트나 포트폴리오와 같은 자료를 활용하여 채용하는 추세이다. 지원자마다 개인의 역량이 다를 뿐만 아니라 기업에서 요구하는 기술/경험, 지원 자격, 특정 기술에 대한 경험을 요구한다. 따라서 본 논문에서는 국내 기업의 채용 공고에 기재된 지원 자격, 우대 기술, 우대 사항 등의 데이터와 지원자의 개인 역량(기술 스택, 전공 역량, 진행 프로젝트 등) 데이터를 활용하여 키워드를 추출한다. 지원자와 기업이 입력한 데이터를 통해 추출한 키워드들을 두 개의 집합으로 나눈 뒤 각각의 키워드를 할당한다. 할당받은 집합들을 비교하여 지원자의 정보가 기업의 채용 조건에 얼마나 부합하는지 계산한 후, 해당확률을 지원자에게 제공하는 방식의 시스템이다.

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.45 no.2
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• pp.41-47
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• 2008

Most of media compression CODECs adopts the variable length coding method. This paper proposes special registers and instruction set for bit stream process in order to accelerate the decoding process of the variable length code. The instruction set shares the conventional data path to minimize additional costs. And bit stream is read from the memory instead of the special port. Therefore the instruction set minimizes the change of the processor, and is adopted without any additional input controller and buffer, and accelerate decoding process of variable length code. The data path of the instruction set needs additional 65 bits memory and 344 equivalent gates, 0.19 ns delay under TSMC $0.25{\mu}m$ technology. The instruction set reduced the execution time of the variable length code decoding process in H.264/AVC by about 55%.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.12
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• pp.1539-1547
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• 1999

캐리-세이브 가산기 (CSA)는 회로 설계 과정에서 빠른 연산 수행을 위해 가장 널리 이용되는 연산기 중의 하나이다. 그러나, 현재까지 산업체에서 CSA를 이용한 설계는 설계자의 경험에 따른 수작업에 의존하고 있고 그 결과 최적의 회로를 만들기 위해 매우 많은 시간과 노력이 소비되고 있다. 이에 따라 최근 CSA를 기초로 하는 회로 합성 자동화 기법에 대한 연구의 필요성이 대두되고 있는 상황에서, 본 논문은 연산 속도를 최적화하는 효율적인 CSA 할당 알고리즘을 제안한다. 우리는 CSA 할당 문제를 2단계로 접근한다: (1) 연산식의 멀티 비트 입력들만을 고려하여 최소 수행 속도 (optimal-delay)의 CSA 트리를 할당한다; (2) (1)에서 구한 CSA 트리의 수행 속도 증가가 최소화 (minimal increase of delay) 되는 방향으로 CSA들의 캐리 입력 포트들에 나머지 싱글 비트 입력들을 배정한다. 실제 실험에서 우리의 제안된 알고리즘을 적용하여 연산식들의 회로 속도를 회로 면적의 증가 없이 상당한 수준까지 줄일 수 있었다.Abstract Carry-save-adder (CSA) is one of the most widely used implementations for fast arithmetics in industry. However, optimizing arithmetic circuits using CSAs is mostly carried out by the designer manually based on his/her design experience, which is a very time-consuming and error-prone task. To overcome this limitation, in this paper we propose an effective synthesis algorithm for solving the problem of finding an allocation of CSAs with a minimal timing for an arithmetic expression. Specifically, we propose a two step approach: (1) allocating a delay-optimal CSA tree for the multi-bit inputs of the arithmetic expression and (2) determining the assignment of the single-bit inputs to carry inputs of the CSAs which leads to a minimal increase of delay of the CSA tree obtained in step (1). For a number of arithmetic expressions, we found that our approach is very effective, reducing the timing of the circuits significantly without increasing the circuit area.

• Journal of Satellite, Information and Communications
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• v.1 no.2
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• pp.63-70
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• 2006

This paper presents the results of Ka band qualification model multiplexers for COMS Payload to be launched in 2008. These are the input and output multiplexers of the satellite transponder to use available frequency resources effectively and the diplexer of the satellite antenna to use the same reflector for both transmitting and receiving frequency bands, respectively. The input multiplexer with four frequency channels has four(4) independent channel filters which consist of an 8-pole elliptic band-pass filter for high frequency selectivity and a 2-pole equalizer for group delay equalization. For low insertion loss, mass and volume reduction, manifold type os employed for output multiplexer. E-plane T-junction is used for either splitting or combining a frequency band into two sub-bands. Asymmetric inductive irises are used to tune the receiving filter easily. The electrical performance and environmental test such as vibration test, mechanical shock test, thermal vacuum test and EMC test are performed and the results of all qualification model multiplexers are compliant to the requirement of each multiplexer. Followed by this qualification, the flight model equipment will be developed.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.42 no.11
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• pp.67-78
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• 2005

In this paper, impedance characteristics of overhead medium-voltage (MV) power line for power line communication (PLC) is analyzed. For analysis, a two-port equivalent network model of MV power lines is derived. By applying the equivalent model and basic transmission line theory, input impedance at the signal induction part is calculated. And also calculated input impedance of power line itself that the medium voltage coupler and coaxial cable effect are removed. For verification, impedance of power lines is measured at a test field for an MV PLC. The results show that impedance of MV power line itself is between $200\;{\Omega}\;and\;300\;{\Omega}$ and converges to a half of their characteristic impedance with increasing frequency. And also measured data is very similar to calculated data.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.10 no.4
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• pp.629-637
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• 2006

Currently the research on input-queued ATM switches is one of the most active research fields. Many achievements have been made in the research on scheduling algorithms for input-queued ATM switches and also applied in commerce. The scheduling algorithms have the characteristics of improving throughput, satisfying QoS requirements and providing service fairly. In this paper, we studied on an implementation of scheduler which arbirates the input-queued ATM switches efficiently and swiftly. The proposed scheduler approximately provides 100% throughput for scheduling. The proposed algorithm completes the arbitration for N-port VOQ switch with 4-iterative matching. Also the proposed algorithm has a merit for implementing the scheduling algorithm with 1/2 area compared to that of iSLIP scheduling algorithm which is widely used. The performance of the proposed scheduling algorithm is superior to that of iSLIP in 4-iterative matching. The proposed scheduling algorithm was implemented in FPGA and verified on board-level.

• Journal of Advanced Navigation Technology
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• v.14 no.1
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• pp.66-73
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• 2010

This paper proposes the frequency multiplier using diplexer based on CRLH transmission line with dualband characteristic. The diplexer is separated the output signals of harmonic generator, which is generated the harmonic signals using nonlinear device. The diplexer consists of the inphase power divider, 0o/90o phase controller and dual-band quadrature hybrid coupler. This send out the selecting output signals of the harmonic signals and suppresses out of signals. To validate a function of multiplier, the harmonic generator and diplexer with 2 GHz and 3 GHz operating frequency range is implemented. As a result, the proposed frequency multiplier is operated normally.