• Proceedings of the KIEE Conference
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• 1999.07g
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• pp.2859-2862
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• 1999

본 논문은 이중구조의 고장허용형 마이크로콘트롤러 구조를 제시한다. 제시한 마이크로콘트롤러는 두 프로세서 모듈간의 동작을 비교하여 하나의 프로세서 모듈에 고장이 발생할 경우 콘트롤러의 외부 인터페이스를 차단한다. 이후 각 프로세서 모듈은 자체 점검을 통해 상태를 판단하고, 이상이 발견되지 않을 경우, 마이크로콘트롤러는 외부 인터페이스 기능을 수행할 주 모듈을 선정하고 다시 동작을 시작한다. 따라서 제시한 마이크 로콘트롤러는 고장정지 특성 및 일시적인 고장으로부터의 회복 기능을 갖는다. 본 논문에서는 제시한 구조를 모토롤라 Mc68360 프로세서와 범용 로직 IC를 이용하여 구현하고 고장주입을 통해 제시한 구조의 고장허용 특성을 확인 한다.

• Proceedings of the KIEE Conference
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• 2000.07d
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• pp.2942-2945
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• 2000

본 논문은 필드버스 인터페이스를 위한 이중구조의 결함내성형 마이크로콘트롤러 구조를 제시하고, 테스트 환경을 구축하여 고장허용 기능을 검증한다. 이중구조의 결함내성형 마이트로 콘트롤러는 두 개의 프로세서 모듈의 출력을 비교하여 고장을 발견하고, 고장을 발견한 경우 버스 출력을 차단함으로써 전체 시스템의 오동작을 방지한다. 일단 고장을 발견하면 자체 진단을 통해 고장 상태를 판다하여, 영구적인 고장일 경우 정지하고 일시적인 고장일 경우에는 재시작을 통해 정상동작으로 복귀함으로써, 고장정지 및 일시적인 고장으로부터의 회복기능을 제공한다. 이중구조의 결함내성형 마이크로 콘트롤러에 필드버스 인터페이스 기능을 추가하여 자체적인 응용 노드로서의 기능을 수행할 수 있도록 한다. 그리고 이러한 노드를 MC68360프로세서를 이용하여 구현하고, 인위적인 고장주입을 통하여 그 기능을 검증한다.

• Journal of Advanced Marine Engineering and Technology
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• v.18 no.5
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• pp.78-87
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• 1994

In this paper design and implementation of ship's distributed remote control system using dual-microprocessor is presented for real time process. The proposed system is implemented with the single chip microprocessors in tightly coupled mode and results in speed up of $s_p$=1.74. Under the assumption that the nodes are interconnected in multidrop, the overall system performance such as average throughout-delay characteristics and effective throughput are analyzed using M/G/1 queneing model, and results show that the proposed node can be used in medium sized distributed monitoring and control system.

• Defense and Technology
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• no.8 s.246
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• pp.40-51
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• 1999

최근에 마이크로 프로세서를 비롯한 전자기술의 발달로 항공기에서도 컴퓨터를 중심으로 한 정보 시스템의 개발이 촉진되어 항공기 자체도 하나의 대형 정비 시스템으로 변모되고 있다. 이중에서 정비나 운용을 용이하게 하기 위해 개발중인 정보 시스템으로 기상 정비 시스템과 ELS(Electronic Library System)은 매우 흥미있는 분야이다

• Proceedings of the KIEE Conference
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• 2005.07a
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• pp.589-591
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• 2005

경량전철 시스템은 1950년대 후반부터 증가하는 운송수요에 대한 대안으로 제시되고 있고, 유연한 노선 계획이 가능한 도시환경 친화적인 첨단 궤도 교통 시스템이다. 본 연구에서는 이러한 차세대 근거리 교통 수단으로 각광받고 있는 경량전철 시스템에 이중화 기술을 적용하여 기존 시스템에 비해 한 단계 높아진 신뢰성을 확보한 전력 SCADA 시스템을 다루고자 한다. 과거 각종 시스템 개발의 초점이 Functionality와 Performance에 있었다면, 무어의 법칙이 말해주듯이 마이크로프로세서를 비롯한 하드웨어, 소프트웨어 및 초속 통신 기술의 발전을 통해 현재의 시스템 개발은 과거의 관심사를 포함하여 안정성 및 신뢰성의 확보가 중요한 관건중 하나이다. 따라서 본 연구에서는 이러한 기술을 토대로 시스템의 중단을 최소화하여 보다 Robust한 전력 SCADA 시스템에 적용된 이중화 기술을 소개하고자 한다.

• ETRI Journal
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• v.8 no.2
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• pp.83-91
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• 1986

컴퓨터의 많은 응용에 따라 분산처리, 실시간처리, 고장감내처리 등에 대해 운영체계의 연구가 많이 되어왔다. 본고는 한국형 전전자교환기인 TDX-1 시스팀에서 사용된 TDXOS의 실현과 그 특성에 관해 서술하였다. TDXOS는 고실시간처리(Hard real time processing)와 분산처리, 컴퓨터의 이중화, 과부하제어, 실시간 디버거(Debugger) 들을 실현하였으며 뱅크(Bank)시스팀 형태의 메모리 관리기법이 사용되었다. 특히, 소형 마이크로프로세서(Z80) 및 어셈블리 언어에 최적의 동작 환경을 제공하도록 설계되어 실시간의 효율이 최대화되었다.

• Journal of the Korean Society of Fisheries and Ocean Technology
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• v.31 no.3
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• pp.264-271
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• 1995

This paper presents the data parallel processing method between a PC and a micro-controller. To implement the method a dual port RAM for a real time data processing is used. In general an A/D & D/AC card is used to send or receive the data into or from the external plant and the PC does only the computation of the A/D and the D/A data because the A/D & D/AC card does not have the ability of computation. In this study, a data parallel processing method in which the PC and micro-controller own a common dual port RAM, is introduced, so that the PC can compute the A/D and D/A data and control the plant simultaneously. The PC system with a micro-controller and the common dual port RAM is designed and its effectiveness is investigated experimentally considering the performance of both the computation of data and the controlling and monitoring the external plant.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.8 no.6
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• pp.1166-1174
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• 2004

In this paper, a design of RISC-based transmission wrapper processor for TCP/IP protocol stack is described. The processor consists of input and output buffer memory with dual bank structure, 32-bit RISC microprocessor core, DMA unit with on-the-fly checksum capability, and memory module. To handle the various modes of TCP/IP protocol, hardware-software codesign approach based on RISC processor is used rather than the conventional state machine design. To eliminate large delay time due to sequential executions of data transfer and checksum operation, DMA module which can execute the checksum operation along with data transfer operation is adopted. The designed processor exclusive of variable-size input/output buffer consists of about 23,700 gates and its maximum operating frequency is about 167MHz under 0.35${\mu}m$ CMOS technology.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.29 no.4B
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• pp.403-410
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• 2004

In general communication system is composed of processor subsystems, I/O processor subsystems and data storage device subsystems those are classified as their functions. In order to improve the data reliability, all subsystems are redundant. Storage device keeps the operational information such as system related information and charging information, and such informations must be stored in non-volatile memory. Flash memory and battery backup memory are commonly used as the non-volatile storage devices. But such kind of memories are expensive per unit capacity and data can't be restored when lost while not being backed up. In this paper we develop a redundant storage device to store a lot of data safely and reliably in communication system. The device consists of micro-controller, FPGA and hard disk It provides many functions those are rebuilding, automatic remapping, host service and remote host service. Also it is designed to provide host service while rebuilding is being done in order not to interrupt the communication services. The developed device can be used instead of expensive storage device like flash memory in various communication systems.

• Proceedings of the Korean Information Science Society Conference
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• 2011.06a
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• pp.494-497
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• 2011

함수 복귀 예측은 이론적으로 오버플로가 발생하지 않는 한도 내에서 100%의 정확도를 보여야 한다. 하지만, 투기적 실행을 지원하는 현대 마이크로프로세서 환경 하에서는 잘못된 실행 경로로의 수행 결과를 무효화 할 때 RAS의 오염이 발생하며, 이는 함수 복귀 주소의 예측 실패로 이어진다. 본 논문에서는 이러한 RAS의 오염을 방지하기 위하여 RAS 재명명 기법을 제안한다. RAS 재명명 기법은 RAS의 스택을 소프트 스택과 하드 스택으로 나누어 관리한다. 소프트 스택은 투기적 실행에 의한 데이터의 변경을 복구할 수 있는 항목을 관리하고, 하드 스택은 소프트 스택의 크기 제한으로 겹쳐쓰기가 일어나는 데이터 가운데 이후에 재사용될 데이터를 관리하는 구조로 구성된다. 제안된 기법을 모의실험 한 결과, RAS 오염방지 기법이 적용되지 않은 시스템과 비교하여 함수 복귀 예측 실패를 약 1/90로 감소시켰으며, 최대 6.95%의 IPC 향상을 가져왔다.