• 융합신호처리학회논문지
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• 제9권4호
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• pp.295-303
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• 2008

변환영역 적응필터는 시간영역 적응필터보다 일반직으로 수렴속도가 빠르지만 필터의 차수가 증가함에 따라 계산량이 크게 증가한다. 이러한 문제점은 변환영역 적응필터를 서브밴드 분해구조로 변경함으로써 해결할 수 있다. 이 논문에서는 일반화된 서브밴드 분해 FIR 적응 필터의 수렴속도 향상을 위해 웨이블릿 변환영역에서 다이아딕 희소인자 서브필터를 가지는 일반화된 서브밴드 분해 FTR 적응 필터의 구조를 설계하였다. 그리고 이 적응필터에서 변환영역의 일반화된 등가입력을 유도하고 이 입력을 이용하여 LMS 일고리듬에 대한 수렴특성을 해석 및 평가하였다. 이 서브밴드 FIR 적응필터를 이용하여 역 모델링 시스템과 주기성 잡음제거기를 구성하고 LMS 알고리듬 대한 이 시스템들의 수련속도를 이산푸리에 변환을 이용한 서브밴드 적응필터의 것과 컴퓨터 모의실험으로 비교하였다.

• 지구물리와물리탐사
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• 제12권1호
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• pp.143-153
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• 2009

LWD 다극자 송신원을 구성하는 각 단극자 송신원들 사이에 진폭 또는 신호발생 시간에서 불일치가 발생할 경우 LWD 검층자료에 미치는 영향에 대해 이산파수법을 사용하여 조사하였다. 진폭-불일치 LWD 쌍극자/사극자 송신원은 굽힘 모드(flexural mode)/스크류 모드(screw mode) 이외에도 다른 모드들을 생성한다. 이들 중 가장 진폭이 큰 것은 스톤리 모드(Stoneley mode)이며 불일치 정도가 커질수록 진폭이 증가한다. 하지만 A-C 자료처리를 통해 굽힘 모드를 A-B+C-D 자료처리를 통해 스크류 모드를 각각 추출할 수 있다. 이는 LWD 검층기가 시추공의 중심에 위치해 있는 한 시추공축으로부터 같은 거리에서 같은 진폭을 갖는 스톤리 모드가 A-C와 A-B+C-D 자료처리 과정을 통해 제거되기 때문이다. 신호발생시간-불일치 LWD 다극자 송신원으로부터의 반응들은 마치 시추공 중심으로부터 벗어나서 위치한 두 개 또는 네 개의 단극자 송신원들로부터의 반응들의 합처럼 보인다. 그러나 모드들의 도착시간들과는 무관한 주파수영역 셈블란스 플랏(semblance plot)의 분산곡선들을 참조하면 매질의 속도에 대한 잘못된 해석을 피할 수 있다.

• 대한전자공학회논문지SD
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• 제38권9호
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• pp.663-670
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• 2001

본 논문은 여러 이산 신호 처리(Digital Signal Processing)에서 많이 사용되는 FIR Filter의 전력 소모를 줄이는 새로운 방법을 제안한다. FIR Filter에서 소모되는 전력 중 곱셈기가 차지하는 비중이 매우 높다라는 사실과 2D 영상에서 이웃한 픽셀 값의 공간 상관성이 높다라는 성질을 이용하였다. 곱셈기의 입력인 영상 데이터를 상대적으로 상관성이 높은 상위 비트(MSBs)와 상관성이 낮은 하위 비트(LSBs)로 구분하고, 각각에 대해서 필터링을 수행하도록 하였다. 또한, 입력의 상위 비트와 필터 계수와의 곱셈 결과는 캐쉬 (cache)에 저장하여 재사용함으로써 불필요한 상위 비트의 연산을 줄이도록 하였다. 이러한 방법을 SMT(Separated Multiplication Technique)라 부르기로 한다. FIR Filter를 사용함에 있어 제안된 SMT를 이용하였을 경우에 15%정도의 전력 이득 효과를 얻을 수 있었다.

• 한국통신학회논문지
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• 제29권1C호
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• pp.102-110
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• 2004

본 논문에서는 이차원 이산 웨이블릿 변환을 이용한 실시간 영상 압축 및 복원 프로세서의 구조를 제안하고 ASIC(Application specific integrated circuit) 라이브러리를 이용하여 최소의 하드웨어로 구현하였다. 구현된 하드웨어에서 데이터 패스부는 웨이블릿 변환과 역변환을 수행하는 DWT 커널(Kernel)부, 양자화기 및 역양자화기, 허프만 엔코더 및 디코더, 웨이블릿 역변환 시 계수의 덧셈을 수행하는 덧셈기 및 버퍼, 그리고 입출력을 위한 인터페이스와 버퍼로 구성하였다. 제어부는 프로그래밍 레지스터와 명령어를 디코딩하여 제어 신호를 생성하는 주 제어부, 그리고 상태를 외부로 알리는 상태 레지스터로 구성된다. 프로그래밍 조건에 따라서 영상을 압축할 때의 출력은 웨이블릿 계수, 양자화 계수 혹은 양자화 인덱스, 그리고 허프만 코드 중에서 선택하여 발생할 수 있고 영상을 복원할 때의 출력은 허프만 디코딩 결과, 복원된 양자화 계수 그리고 복원된 웨이블릿 계수 중에서 선택하여 발생할 수 있다. 프로그래밍 레지스터는 총 16개로 구성되어 있는데 각각이 한번의 수직 혹은 수평 방향의 웨이블릿 변환을 수행할 수 있고 각각의 레지스터들이 차례대로 동작하기 때문에 4 레벨의 웨이브릿 변환을 한번의 프로그래밍으로 수행가능하다. 구현된 하드웨어는 Hynix 0.35m CMOS 공정의 합성 라이브러리를 가지고 Synopsys 합성툴을 이용하여 게이트 레벨의 네트리스트(Netlist)를 추출하였고 이 네트리스트로부터 Vela 툴을 이용하여 타이밍정보를 추출하였다. 추출된 네트리스트와 타이밍정보(sdf 파일)를 입력으로 하여 NC-Verilog를 이용하여 타이밍 시뮬레이션을 수행하여 구현된 회로를 검증하였다. 또한 Apollo 툴을 이용하여 PNR(Place and route) 및 레이아웃을 수행하였다. 구현된 회로는 약 5만 게이트의 적은 하드웨어 자원을 가지고 최대 80MHz에서 동작 가능하였다.