• 대한전자공학회논문지SD
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• 제44권9호
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• pp.1-9
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• 2007

유한체 $GF(2^n)$ 연산을 바탕으로 구성되는 암호시스템의 효율적 구현을 위하여 유한체의 곱셈의 하드웨어 구현은 중요한 연구 대상이다. 공간 복잡도가 낮은 병렬 처리 유한체 곱셈기를 구성하기 위하여 Divide-and-Conquer와 같은 방식이 유용하게 사용된다. 대표적으로 Karatsuba와 Ofman이 제안한 카라슈바(Karatsuba-Ofman) 알고리즘과 다중 분할 카라슈바(Multi-Segment Karatsuba) 방법이 있다. Leone은 카라슈바 방법을 이용하여 공간 복잡도 효율적인 병렬 곱셈기를 제안하였고 Ernst는 다중 분할 카라슈바 방법의 곱셈기를 제안하였다. [2]에서 제안한 방법을 개선하여 [1]에서 낮은 공간 복잡도를 필요로 하는 $MSK_5$ 방법과 $MSK_7$ 방법을 제안하였으며, [3]에서 곱셈 방법을 혼합하여 곱셈을 수행하는 방법을 제안하였다. 본 논문에서는 [3]에서 제안한 혼합 방법에 [1]에서 제안한 $MSK_5$ 방법을 추가로 혼합하는 혼합 방법을 제안한다. 제안하는 혼합방법을 적용하여 곱셈을 구성하면 l>0, $25{\cdot}2^l-2^l을 만족하는 차수에서 [3]에서 제안한 혼합 방법보다 $116{\cdot}3^l$만큼의 게이트와 $2T_X$ 만큼의 시간 지연이 감소한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.686-689
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• 2009

본 논문에서는 타원곡선 암호를 위한 스칼라 곱셈기의 설계에 대해 기술한다. 설계된 스칼라 곱셈기는 스마트카드 표준에 기술된 163-비트의 키 길이를 가진다. 유한체 $GF(2^{163})$ 상에서 스칼라 곱셈의 연산량을 줄이기 위해 complementary recoding 방식을 적용한 Non-Adjacent-Format(NAF) 변환 알고리듬을 적용하여 설계하였다. 설계된 스칼라 곱셈기 코어는 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성하여 32,768 게이트로 구현되었으며, 150-MHz@3.3-V로 동작한다. 설계된 스칼라 승산기는 스마트카드용 타원곡선 암호 하드웨어 구현을 위한 IP로 사용될 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.247-249
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• 2017

NIST에서 표준으로 정의된 P-192, P-224, P-256, P-384 타원곡선 상의 스칼라 곱셈(scalar multiplication) 연산을 지원하는 Scalable 타원곡선 암호(Elliptic Curve Cryptography; ECC) 프로세서의 설계에 대해 기술한다. 투영(projective) 좌표계를 이용하여 하드웨어 자원 소모가 큰 나눗셈 연산을 제거하였으며, GF(p) 상의 덧셈, 뺄셈, 곱셈 등의 유한체 연산을 지원한다. 워드 기반 몽고메리 곱셈기를 이용하여 다양한 크기의 필드(field)에서 고정된 하드웨어 자원을 통하여 곱셈 연산을 수행하도록 하였으며, 필드의 크기에 따라 연산 사이클이 증가하거나 감소한다. 설계된 Scalable ECC 프로세서는 Verilog HDL로 모델링 되었으며, Modelsim을 이용한 기능검증을 하였다. Xilinx Virtex5 FPGA 디바이스 합성결과 5,376-비트 RAM과 970 슬라이스로 구현되었으며, 최대 55 MHz의 동작 주파수를 갖는다.

• 한국정보통신학회논문지
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• 제13권10호
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• pp.2154-2162
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• 2009

스마트카드 보안용 타원곡선 암호를 위한 스칼라 곱셈기를 설계하였다. 스마트카드 표준에 기술된 163-비트의 키 길이를 지원하며, 유한체 (finite field) 상에서 스칼라 곱셈의 연산량을 줄이기 위해 complementary receding 방식을 적용한 Non-Adjacent Format (NAF) 변환 알고리듬을 적용하여 설계되었다. 설계된 스칼라 곱셈기 코어는 0.35-${\mu}m$ CMOS 셀 라이브러리로 합성하여 32,768 게이트로 구현되었으며, 150-MHz@3.3-V로 동작한다. 설계된 스칼라 승산기는 스마트카드용 타원곡선 암호 알고리듬의 전용 하드웨어 구현을 위한 IP로 사용될 수 있다.

• 한국정보과학회논문지:시스템및이론
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• 제30권2호
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• pp.93-98
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• 2003

본 논문에서는 $GF(2^m)$ 상에서$AB^2 $연산을 위한 두 가지 새로운 알고리즘과 구조를 제안한다. 먼저 Linear Feedback Shift Register 구조기반의 A$B^2$ 곱셈 알고리즘을 제안하고, 이를 기반으로 비트순차 구조를 설계한다. 그리고, 기본 구조로부터 변형된 변형 $AB^2 $ 곱셈기를 설계한다. 제안된 구조는 기약다항식으로 모든 계수가 1인 속성의 All One Polynomial을 이용한다. 시뮬레이션 결과 제안된 구조가 구조복잡도면에서 기존의 구조들보다 훨씬 효율적이다. 제안된 곱셈기는 공개키 암호의 핵심이 되는 지수기의 구현을 위한 효율적인 기본구조로 사용될 수 있다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.29-40
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• 2008

유한체 GF($2^n$) 연산을 바탕으로 구성되는 암호시스템에서 유한체 곱셈의 효율적인 하드웨어 설계는 매우 중요한 연구분야이다. 본 논문에서는 공간 복잡도가 낮은 병렬 처리 유한체 곱셈기를 구성하기 위하여 삼항 기약다항식(Trinomial) $f(x)=x^n+x^k+1$의 모듈러 감산 연산 특징을 이용하였다. 또한 연산 수행 속도를 빠르게 개선하기 위해 하드웨어 구조를 기존의 Mastrovito 곱셈 방법과 유사하게 구성한다. 제안하는 곱셈기는 $n^2-k^2$ 개의 AND 게이트와 $n^2-k^2+2k-2$개의 XOR 게이트로 구성되므로 이는 기존의 $n^2$ AND게이트, $n^2-1$ XOR 게이트의 합 $2n^2-1$에서 $2k^2-2k+1$ 만큼의 공간 복잡도가 감소된 결과이다. 시간 복잡도는 기존의 $T_A+(1+{\lceil}{\log}_2(2n-k-1){\rceil})T_X$와 같거나 $1T_X$ 큰 값을 갖는다. 최고차 항이 100에서 1000 사이의 모든 기약다항식에 대해 시간복잡도는 같거나 $1T_X(10%{\sim}12.5%$)정도 증가하는데 비해 공간 복잡도는 최대 25% 까지 감소한다.

• 한국통신학회논문지
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• 제33권1C호
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• pp.131-139
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• 2008

본 논문에서는 새로운 다정도 캐리 세이브 가산기를 이용한 dual-field상의 확장성 있는 Montgomery 곱셈기를 제안한다. 제안한 구조는 유한체 GFP(p)와 GF($2^m$)상의 곱셈 연산을 수행한다. 제안한 다정도 캐리 세이브 가산기는 두 개의 캐리 세이브 가산기로 구성되며, w-비트의 워드를 처리하기 위한 하나의 캐리 세이브 가산기는 n = [w/b] 개의 캐리 전파 가산기로 이루어진다. 여기서 b는 하나의 캐리 전파 가산기가 포함하는 dual-filed 가산기의 개수이다. 제안된 Montgomery 곱셈기는 기존의 연구결과에 비해 거의 동일한 시간 복잡도를 가지지만 낮은 하드웨어 복잡도를 가진다. 뿐만 아니라 제안한 연산기는 기존의 연구와 달리 연산의 종료 시 정확한 모듈러 곱셈의 결과를 출력한다. 더욱이 제안한 회로는 m과 w에 대해 높은 확장성을 가진다. 따라서 본 논문에서 제안한 구조는 암호응용을 위한 GF(p)와 GF($2^m$)상의 곱셈기로서 매우 적합하다 할 수 있다.

• 정보보호학회논문지
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• 제24권1호
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• pp.41-50
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• 2014

본 논문에서는 가우시안 정규기저를 갖는 유한체 $GF(2^n)$의 곱셈기 오류 탐지 방법을 제시한다. 제안하는 오류 탐지 방법은 하드웨어로 단순하게 구성된다. 즉 n-bit 출력 직렬 곱셈기에서는 1 개의 AND gate, n+1 개의 XOR gate, 그리고 1 개의 1-bit register로 구성되며, 병렬 곱셈기의 경우 n 개의 AND gate와 2n-1 개의 XOR gate로 구성된다. 제안하는 방법은 C=AB 연산에 홀수개의 오류가 발생하는 경우 탐지가 된다.

• 정보보호학회논문지
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• 제18권2호
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• pp.3-10
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• 2008

유한체 $GF(2^m)$의 원소를 표현하기 위한 기저선택은 곱셈기의 효율성에 영향을 미친다. 이중에서 여분표현을 이용한 곱셈기는 모듈러 감산을 빠르게 구성할 수 있는 특징을 이용하여 시간-공간의 trade-off를 효율적으로 제공한다. 따라서 여분표현을 이용한 기존의 곱셈기는 다른 기저로 표현한 곱셈기보다 시간 복잡도 상의 효율성을 제공하나 공간 복잡도가 많이 늘어나는 단점을 가진다. 본 논문에서는 다항식 지수승 연산이 많이 사용된다는 것을 감안해 Left-to-Right 형태의 지수승 환경에 적합한 시간-공간 복잡도 상의 효율성을 가지는 새로운 비트-병렬 곱셈기를 제안한다. 제안하는 곱셈기는 $T_A+({\lceil}{\log}_2m{\rceil})T_x$ 시간 복잡도와 (2m-1)(m+s) 공간 복잡도를 요구하며 ESP(Equally Spaced Polynomial) 기약다항식 기반의 기존 여분표현 곱셈기와 비교해 공간 복잡도는 $2(ms+s^2)$ 감소하며, 시간복잡도는 $T_A+({\lceil}{\log}_2(m+s){\rceil})T_x$에서 $T_A+({\lceil}{\log}_2m{\rceil})T_x$로 감소된다. ($T_A$:2개의 입력에 1개의 출력인 AND 게이트 시간, $T_x$:2개의 입력에 1개의 출력인 XOR 게이트 시간이며 m:ESP기약 다항식 차수, s: ESP기약 다항식의 각항의 차수 간격)

• 한국정보통신학회논문지
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• 제21권7호
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• pp.1267-1275
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• 2017

NIST 표준에 정의된 이진체(binary field) 상의 233-비트 타원곡선을 지원하는 타원곡선 암호(elliptic curve cryptography; ECC) 프로세서를 설계하였다. 타원곡선 암호 시스템의 핵심 연산인 스칼라 점 곱셈을 수정형 Montgomery ladder 알고리듬을 이용하여 구현함으로써 단순 전력분석에 강인하도록 하였다. 점 덧셈과 점 두배 연산은 아핀(affine) 좌표계를 기반으로 유한체 $GF(2^{233})$ 상의 곱셈, 제곱, 나눗셈으로 구현하였으며, shift-and-add 방식의 곱셈기와 확장 유클리드 알고리듬을 이용한 나눗셈기를 적용함으로써 저면적으로 구현하였다. 설계된 ECC 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과 49,271 GE로 구현되었고, 최대 345 MHz의 동작 주파수를 갖는다. 스칼라 점 곱셈에 490,699 클록 사이클이 소요되며, 최대 동작 주파수에서 1.4 msec의 시간이 소요된다.