• 한국주조공학회지
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• 제33권4호
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• pp.157-161
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• 2013

A ribbon-type polycrystalline silicon wafer was directly fabricated from liquid silicon via a novel technique for both a fast growth rate and large grain size by exploiting gas pressure. Effects of processing parameters such as moving speed of a dummy bar and the length of the solidification zone on continuous casting of the silicon wafer were investigated. Silicon melt extruded from the growth region in the case of a solidification zone with a length of 1cm due to incomplete solidification. In case of a solidification zone wieh a length of 2 cm, on the other hand, continuous casting of the wafer was impossible due to the volume expansion of silicon derived from the liquid-solid transformation in solidification zone. Consequently, the optimal length of the solidification zone was 1.5 cm for maintaining the position of the solid-liquid interface in the solidification zone. The silicon wafer could be continuously casted when the moving speed of the dummy bar was 6 cm/min, but liquid silicon extruded from the growth region without solidification when the moving speed of the dummy bar was ${\geq}$ 9 cm/min. This was due to a shift of the position of the solid-liquid interface from the solidification zone to the moving area. The present study reports experimental findings on a new direct growth system for obtaining silicon wafers with both high quality and productivity, as a candidate for an alternate route for the fabrication of ribbon-type silicon wafers.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.317-326
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• 2016

본 논문에서는 OTP (One-Time Programmable) IP (Intellectual Property)의 개발비용을 절감하고 개발 기간을 단축하기 위해 로직 트랜지스터만 이용한 로직 eFuse (electrical Fuse) OTP IP를 설계하였다. 웨이퍼 테스트 시 테스트 장비에서 FSOURCE 패드를 통해 VDD (=1.5V)보다 높은 2.4V의 외부 프로그램 전압을 eFuse OTP IP에만 공급하므로 eFuse OTP 이외의 다른 IP에는 소자의 신뢰성에 영향을 미치지 않으면서 eFuse OTP cell의 eFuse 링크에 높은 전압을 인가하도록 하였다. 한편 본 논문에서는 128행 ${\times}$ 8열의 2D (Dimensional) 메모리 어레이에 직접 FSOURCE 전압을 인가하여 eFuse에 인가되는 프로그램 파워를 증가시키면서 디코딩 로직 회로를 저면적으로 구현한 eFuse OTP 셀을 제안하였다. 동부하이텍 $0.11{\mu}m$ CIS 공정을 이용하여 설계된 1Kb eFuse OTP 메모리 IP의 레이아웃 면적은 $295.595{\mu}m{\times}455.873{\mu}m$ ($=0.134mm^2$)이다.

• 한국광학회지
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• 제16권2호
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• pp.113-120
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• 2005

LCD-BLU(liquid crystal device-back light unit)에 사용되는 도광판의 미세 산란패턴을 만드는 새로운 방법으로서, 실리콘 웨이퍼의 비등방 식각에 의해 자연적으로 형성되는 3차원 결정면 구조를 이용하는 방법을 제안하였다. 실리콘 3차원 결정면을 갖는 도광판과 프리즘 시트의 원판을 설계 및 제작하였고, casting 공정을 통해 PDMS 재질로 복제된 도광판을 제작하여 특성을 분석하였다. 측정 결과, 기존 인쇄형 도광판에 비해 실리콘피라미드 패턴의 도광판이 $10\%$ 증가된 정면 휘도 효율을 가질 수 있음을 실험적으로 검증하였다.

• 한국정밀공학회지
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• 제29권3호
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• pp.289-294
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• 2012

There are several indicators to represent characteristics of chemical mechanical planarization (CMP) such as material removal rate (MRR), surface quality and removal uniformity on a wafer surface. Especially, the removal uniformity on the wafer edge is one of the most important issues since it gives a significant impact on the yield of chip production on a wafer. Non-uniform removal rate at the wafer edge (edge effect) is mainly induced by a non-uniform pressure from nonuniform pad curvature during CMP process, resulting in edge exclusion which means the region that cannot be made to a chip. For this reason, authors tried to minimize the edge exclusion by using an edge profile control (EPC) ring. The EPC ring is equipped on the polishing head with the wafer to protect a wafer from the edge effect. Experimental results showed that the EPC ring could dramatically minimize the edge exclusion of the wafer. This study shows a possibility to improve the yield of chip production without special design changes of the CMP equipment.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 Techno-Fair 및 추계학술대회 논문집 전기물성,응용부문
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• pp.148-149
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• 2007

We present the design and fabrication prcoess of a two-axis tilting micromirror device driven by the electrostatic vertical comb actuator. A high aspect-ratio comb actuator is fabricated by multiple DRIE process in order to achieve large scan angle. The proposed fabrication process enables a mirror to be fabricated on the wafer-scale. By bonding a double-side polished (DSP) wafer and a silicon-on-insulator (SOI) wafer together, all actuators on the wafer are completely hidden under the reflectors. Nickel lines are embedded on a Pyrex wafer for the electrical access to numerous electrodes of mirrors. An anodic bonding step is implemented to contact electrical lines with ail electrodes on the wafer at a time. The mechanical angle of a fabricated mirror has been measured to be 1.9 degree and 1.6 degree, respectively, in the two orthogonal axes under driving voltages of 100 V. Also, a $8{\times}8$ array of micromirrors with high fill-factor of 70 % is fabricated by the same fabrication process.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 추계학술대회 논문집
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• pp.53-53
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• 2007

반도체 소자의 고집적화, 미세화 화로 인해 반도체의 동작속도를 증가시키기 위하여 Cu를 이용한 금속배선이 주목받게 되었으나, 높은 압력으로 인한 보은 Cu 영역에서 과잉 디슁 현상과 에로젼을 유도하고 반도체 웨이퍼위의 low-k 물질에 손상을 줌에 따라 메탈라인 브리징과 단락을 초래할 있어, Cu의 단락인 islands를 남김으로서 표면 결항을 제거하지 못한다는 단점을 가지고 있었다. 그래서 이러한 문제점을 해결하기 위하여 기존의 CMP에 전기화학을 결합시킴으로서 낮은 하력에서의 Cu평탄화를 달성할 수 있는 ECMP (electrochemical mechanical polishing)기술이 필요하게 되었다. 따라서 본 논문에서는 전기화학적 기계적 연마(ECMP)작용을 위해, I-V 특성 곡선을 이용하여 패시베이션 막의 active, passive, transient, trans-passive영역의 전기화학적 특성을 비교 분석하였으며, Cu막의 표면 형상을 알아보기 위해 scanning electron microscopy (SEM) 측정과 energy dispersive spectroscopy (EDS)와 X-ray Diffraction (XRD) 분석을 통해 금속 화학적 조성을 조사하였다.

• 한국재료학회지
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• 제7권6호
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• pp.498-504
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• 1997

Cu는 AI보다 비저항이 더 낮고, 일렉트로마이그레이션 내성이 더 강하기 때문에 AI을 대체하여 사용될 새로운 상부배선 재료로 널리 연구되고 있다. 그러나 Cu는 SiO$_{2}$층을 통해 Si기판 속으로 확산하는 것과 같은 열적불안정성을 갖고 있으므로 Cu 배선을 위해서는 barrier금속을 함께 사용해야 한다. 지금까지 알려진 가장 우수한 재료는 TaSi$_{x}$N$_{y}$이다. Tasi$_{x}$N$_{y}$는 90$0^{\circ}C$에서 불량이 발생하는 것으로 보고된 바 있으나, 그것의 barrier특성과 관련하여 확인하고 또 새로 조사되어야 할 내용들이 많이 있다. 본 연구에서는 반응성 스퍼터링 테크닉을 사용하여 (100)Si 웨이퍼상에 TaSi$_{x}$N$_{y}$막을 증착하고, Cu에 대한 barrier재료로서 반드시 갖추어야 할 열적 안정성을 면저항의측정, X선 회절 및 AES 깊이분석 등에 의하여 조사하였다. 스퍼터링 공정에서 N$_{2}$/Ar기체의 유량비가 15%일때 열적 안정성이 가장 우수한 TaSi$_{x}$N$_{y}$막이 얻어졌다. Ta와 TaN은 각각 $600^{\circ}C$와 $650^{\circ}C$에서 불량이 발생하는 반면, TaSi$_{x}$N$_{y}$는 90$0^{\circ}C$에서 불량이 발생하였다. TaSi$_{x}$N$_{y}$의 불량기구는 다음과 같다:Cu는 TaSi$_{x}$N$_{y}$막을 통과하여 TaSi$_{x}$N$_{y}$/Si계면으로 이동한 다음 Si기판내의 Si원자들과 반응한다. 그 결과 TaSi$_{x}$N$_{y}$Si가 생성된다.

• 한국산학기술학회논문지
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• 제6권4호
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• pp.325-330
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• 2005

대기중의 일산화탄소 가스 농도를 측정하기 위한 마이크로 가스센서를 MEMS 공정을 이용하여 제작하였다. $SnO_2$ 가스 감응물질을 작동온도까지 가열하기 위하여 마이크로 히터를 설치하였다. 마이크로 히터에서 발생한 열이 효율적으로 감응물질에만 전달되고 실리콘 베이스로 누설되는 것을 최소화하기 위하여 마이크로 히터와 전극을 레버형으로 만들어 다리처럼 공중에 뜨게 하였으며, 이 위에 감응물질을 올려놓았다. 마이크로 가스센서의 열전달 현상을 상용 열유동 해석 전용 프로그램인 FLUENT를 이용하여 해석하였다. 해석 결과 실리콘웨이퍼 베이스의 온도가 거의 상온에 가까워 마이크로 히터에서 발생한 열이 가스 감응물질을 효과적으로 가열하여서 가스 감응물질의 열적 고립상태를 유지하고 있는 것을 알 수 있었다. 또한 감응물질을 작동온도까지 가열하기 위하여 마이크로 히터에 가하여야 하는 전류의 양을 예측할 수 있었다.

• 자원리싸이클링
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• 제28권5호
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• pp.19-29
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• 2019

최근에 들어 태양광 발전의 시설용량이 급격히 증가되고 기 설치된 태양광 패널의 수명이 다하여 폐기될 모듈의 양이 점점 많아짐에 따라, 이에 대한 처리가 환경문제 해결뿐만 아니라 유가물질의 회수차원에서도 크나큰 관심을 받고 있다. 사용 후 태양광 모듈의 처리 공정은 대부분 알루미늄 프레임의 해체, 강화유리의 분리 회수, 실리콘 웨이퍼에 부착된 에틸렌 비닐 아세테이트(EVA)의 제거 및 태양광 셀 중에 함유된 유가금속의 회수 등으로 구성되어 있다. 전술한 태양광 폐모듈의 리싸이클링 기술들을 치밀하게 검토한 다음, 물질 선별기술을 포함한 효과적인 처리 기술을 제시하였다. 그리고 리싸이클링 산업의 활성화를 위해서 필수적인 생산자 책임제도의 시행을 비롯한 종합적인 의견을 제안하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2019년도 전력전자학술대회
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• pp.230-232
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• 2019

Light Triggerd Thyristor (LTT)는 HVDC 및 산업용 스위치 등에 사용되는 대전력 반도체소자이다. 일반적인 Thyristor가 전기적 신호에 의해 trigger 되는 것과는 다르게 LTT는 광신호에 의해 동작하는 소자이다. 본 논문에서는 5,000V, 2,200A 급의 4인치 LTT 소자의 제작 및 전기적인 특성평가 결과를 기술하였다. 4인치 LTT의 구조적인 특징은 전면부 중앙에 광신호가 주입되는 수광부가 위치해 있으며 입력 전류 증폭을 위한 4-단계 증폭 게이트 (gate) 구조를 가지도록 설계하였다. $400{\Omega}{\cdot}cm$ 비저항을 갖는 1mm 두께의 n-형 실리콘 웨이퍼에 boron 이온주입과 열처리 공정으로 약 $30{\mu}m$ 깊이의 p-base를 형성하였으며, 고내압 저지를 위한 edge termination은 VLD (variable lateral doping) 기술을 적용하였다. 제작된 4인치 LTT는 6,500 V의 순방향 항복전압 ($V_{DRM}$) 특성을 나타내었으며, 100V의 어노드전압 ($V_A$)과 20 mA의 게이트전류 ($I_G$)에 의하여 thyristor가 trigger 됨을 확인하였다. 제작한 LTT 소자는 disk형 press-pack 패키지를 진행한 후, LTT의 수광부에 $10{\mu}s$, 50 mW의 900 nm 광 펄스를 조사하여 전류 특성을 평가하였다. LTT 패키지 샘플에 60 Hz 주파수의 광 펄스를 조사한 경우 2,460 A의 순방향 평균전류 ($I_T$)와 $336A/{\mu}s$의 반복전류상승기울기 (repetitive di/dt)에 안정적으로 동작함을 확인하였다. 또한, 펄스 전류 시험의 경우 61.6 kA의 최대 통전 전류 (ITSM, surge current)와 $1,050A/{\mu}s$의 펄스전류 상승 기울기 (di/dt of on-state pulse current)에도 LTT의 손상 없이 동작함을 확인하였다.