티타늄 화합물은 뛰어난 물리적 특성과 인체 무해성을 가지고 있어 생체, 내식 및 내마모 재료 등에 널리 응용되고 있으며, 다양한 색상 구현을 통한 미려한 외관 등 기능성을 위한 표면처리 분야에도 많은 관심을 받고 있다. 이중 질화 티타늄은 금색을 대체할 수 있는 물질로 코팅방법과 기판온도, 바이어스, 질소유량 등과 같은 공정변수 제어를 통해 그 물성을 변화시킬 수 있어 기능적 측면과 함께 미려한 외관처리에 응용이 가능하다. 본 연구에서는 아크(cathodic arc) 코팅 시스템을 이용하여 다양한 조건에서 TiN 박막을 제조하고 그 특성을 평가하였다. 아크 장비는 화합물 박막을 코팅할 수 있는 아크 소스와 시편 홀더, 가스 주입구, 시편 가열장치 그리고 배기 장치로 구성되어 있고, 아크 소스에 장착된 타겟은 99.5%의 Ti 타겟을 사용하였다. 시편과 타겟 간의 거리는 약 31cm이며, 시편은 알코올과 아세톤으로 초음파 세척 된 강판(냉연 강판), 실리콘 웨이퍼를 사용하였다. 시편을 진공용기에 장착하고 ${\sim}10^{-6}$ Torr까지 진공배기를 실시하고, Ar 가스를 진공용기 내로 공급하여 ${\sim}10^{-4}$ Torr에서 시편에 bias (Pulse : 400V)를 인가한 후 아크를 발생시켜 약 5분간 청정을 실시하였다. 플라즈마 청정이 끝나면 시편에 인가된 bias를 차단하고, 질소 유량, 온도, bias, 시간 등의 공정변수에 따라 코팅을 실시하였다. 질소의 유량이 80sccm 일 때, Ti 금속 결정구조가 나타났는데, 이는 질소와 충분하게 반응하지 못한 Ti이 기판에 코팅되어 나타나는 현상으로 판단된다. 색상변화에서는 질소 유량이 증가함에 따라 노란색이 짙어지며, TiN은 시편에 인가되는 bias 전압이 높아질수록 붉은색이 증가하고, 온도에 따른 큰 변화는 관찰되지 않았다. 공정변수에 따른 반사율 변화는 TiN의 경우 질소 가스 유량이 200sccm, bias 150V, 공정 온도 200도에서 반사율이 가장 높았으며, 코팅 시간이 짧을수록 반사율이 높아지는 경향을 나타냈다. 따라서 본 연구에서 얻어진 결과를 외관 코팅 분야에 응용한다면 장식성과 외관의 경도, 내마모성, 내식성의 향상 등 많은 장점을 가질 것으로 예상된다.
최근 반도체 산업은 더 높은 성능의 회로 제작을 통해 초고집적화를 추구하고 있다. 이를 위해서 회로 설계의 최소 선폭과 소자 크기는 지속적으로 감소하고 있고 이를 위한 배선 기술들은 플라즈마 공정을 이용한 식각공정에 크게 의존하고 있다. 식각공정에 있어서 반응가스의 조성은 식각 속도와 선택도를 결정하는 중요한 요소이다. 본 연구에서는 CIS QMS (closed ion source quadrupole mass spectrometer)를 이용하여 CF4+Ar를 이용한 실리콘 산화막의 플라즈마 식각 공정 시 생성되는 라디칼과 이온 종들을 측정하였다. Ar 이온이 기판표면과 충돌하여 기판물질간의 결합을 깨놓으면, 반응성 기체 및 라디칼과의 반응성이 커져서 식각 속도를 향상 시키게 된다. 본 실험에서는 2 MHz의 RPS (remote plasma source)를 이용하여 플라즈마를 발생시키고 13.56 MHz의 rf 전력을 기판에 인가하여 식각할 웨이퍼에 바이어스 전압을 유도하였다. CF4/(CF4+Ar)의 가스 혼합비가 커질수록 식각 부산물인 SiF3의 양은 증가 하였으며, CF4 혼합비가 0일 때(Ar 100%) 비하여 1일 때(CF4 100%) SiF3의 QMS 이온 전류는 106배 증가하였다. 이때의 Si와 결합하여 SiF3를 형성하는 F라디칼의 소모는 0.5배로 감소하였다. 또한 RPS power가 800 W일 때 플라즈마에 의해서 CF4는 CF3, CF2, CF로 해리 되며 SiO2 식각 시 라디칼의 직접적인 식각과 Si_F2의 흡착에 관여되는 F라디칼의 양은 CF3 대비 7%로 검출되었고, 식각 부산물인 SiF3는 13%로 측정되었다. Ar의 혼합비를 0 %에서 100%까지 증가시켜 가면서 측정한 결과 F/CF3는 $1.0{\times}105$에서 $2.8{\times}102$로 변화하였다. SiF3/CF3는 1.8에서 6.3으로 증가하여 Ar을 25% 이상 혼합하는 것은 이온 충돌 효과에 의한 식각 속도의 증진 기대와는 반대로 작용하는 것으로 판단된다.
이 논문은 p-type single-crystalline float zone (FZ) 웨이퍼를 이용한 고효율 태양전지 제조 공정상의 공정 모델링과 최적화 기술에 대하여 서술하였다. 태양전지 제조 공정 중 중요한 4가지의 공정 1) Emitter formation; 2) Anti-Reflection-Coating (ARC): 3) Screen-printing; 4) Contact formation 중에서 제조비용을 줄여주며, 성능을 증대 시키는데 중요한 contact formation 공정을 모델링을 하고, 최적화 하였다. 본 논문에서는 공정에 소요되는 시간과 비용을 줄이기 위해 실험 계획법 (design of experiments: DOE) 중 중심 합성계획 (central composite design)을 이용하여 24개의 요인 (factorial), 8개의 축점 (axial points), 3개의 중심점 (center points)과 실험의 범위를 증가시키기 위한 6개의 임의점(random points)으로 실험계획을 수립하였다. 접촉형성(contact formation) 공정 이후에는 실험 결과를 사용하여 신경망 (neural network)으로 모델링을 하였다. 수립된 신경망 모델을 바탕으로 유전자 알고리즘 (genetic algorithm)을 이용하여 다양한 조합의 공정 파라미 터를 합성하는 방법으로 최적화를 수행하여 고효율의 태양전지를 구현할 수 있는 최적의 공정 조건을 수립하였다.
태양광 에너지는 깨끗하며 무한한 재생에너지의 한가지로 많은 관심을 받아왔다. 태양광 에너지는 다결정 실리콘 웨이퍼 혹은 단결정 실리콘 웨이퍼로 구성된 솔라셀에 의해서 전기에너지로 전환된다. 제조원가를 낮추기 위하여 한 개의 석영 도가니에 폴리실리콘의 충진 크기를 증가시키는 연구가 많이 개발되어 왔다. 충진 크기를 증가시키면, 쵸크랄스키 공정장비의 온도제어가 강한 멜트 대류 때문에 힘들어진다. 본 연구에서는 20 inch와 24 inch 석영도가니와 90 Kg, 120 Kg, 150 Kg, 200 Kg, 250 Kg의 다양한 폴리실리콘 충진 크기에서 시뮬레이션을 통해 장비 온도 프로파일을 얻었으며, 실제값과 비교하고 분석하였다. 시뮬레이션 온도 프로파일과 실제 온도프로파일이 잘 일치하였으며, 이로써 충진 사이즈가 증가할 경우, 실제온도 프로파일 최적화를 위해 시뮬레이션을 사용할 수 있게 되었다.
This study investigates the characteristics of the sapphire wafer chemical mechanical polishing (CMP) process. The material removal rate is one of the most important factors since it has a significant impact on the production efficiency of a sapphire wafer. Some of the factors affecting the material removal rate include the pressure, platen speed and slurry. Among the factors affecting the CMP process, we analyzed the trends in the material removal rate and surface roughness, which are mechanical factors corresponding to both the pressure and platen speed, were analyzed. We also analyzed the increase in the material removal rate, which is proportional to the pressure and platen speed, using the Preston equation. In the experiment, after polishing a 4-inch sapphire wafer with increasing pressure and platen speed, we confirmed the material removal rate via thickness measurements. Further, surface roughness measurements of the sapphire wafer were performed using atomic force microscopy (AFM) equipment. Using the measurement results, we analyzed the trends in the surface roughness with the increase in material removal rate. In addition, the experimental results, confirmed that the material removal rate increases in proportion to the pressure and platen speed. However, the results showed no association between the material removal rate and surface roughness. The surface roughness after the CMP process showed a largely consistent trend. This study demonstrates the possibility to improve the production efficiency of sapphire wafer while maintaining stable quality via mechanical factors associated with the CMP process.
The effect of slurry composition and wafer flatness on a material removal rate (MRR) and resulting surface roughness which are evaluation parameters to determine the CMP characteristics of the on-axis 6H-SiC substrate were systematically investigated. 2-inch SiC wafers were fabricated from the ingot grown by a conventional physical vapor transport (PVT) method were used for this study. The SiC substrate after the CMP process using slurry added oxidizers into slurry consisted of KOH-based colloidal silica and nano-size diamond particle exhibited the significant MRR value and a fine surface without any surface damages. SiC wafers with high bow value after the CMP process exhibited large variation in surface roughness value compared to wafer with low bow value. The CMPprocessed SiC wafer having a low bow value of 1im was observed to result in the Root-mean-square height (RMS) value of 2.747 A and the mean height (Ra) value of 2.147 A.
Recently, the minimum line width shows a tendency to decrease and the multi-level increases in semiconductor. Therefore, a planarization technique is needed and chemical mechanical polishing(CMP) is considered as one of the most suitable process. CMP accomplishes a high polishing performance and a global planarization of high quality. However there are several defects in CMF, such as micro-scratches, abrasive contaminations and non-uniformity of polished wafer edges. Wet etching process including spin-etching can eliminate the defects of CMP. It uses abrasive-free chemical solution instead of slurry. On this study, ILD(Interlayer-Dielectric) was removed by CMP and wet etching process using DHF(Diluted HF) in order to investigate the possibility of planrization by wet etching mechanism. In the thin film wafer, the results were evaluated from the viewpoint of material removal rate(MRR) and within wafer non-uniformity(WIWNU). And the pattern step heights were also compared for the purpose of planarity characterization of the patterned wafer. Moreover, Chemical polishing process which is the wet etching process with mechanical energy was introduced and evaluated for examining the characteristics of planarization.
반도체 및 태양광 산업에서는 반도체 소자 및 솔라셀을 제조하기 위하여 실리콘 웨이퍼가 사용되고 있다. 실리콘 웨이퍼는 실리콘 잉곳의 절단으로부터 만들어지며 이 공정에서 실리콘 슬러지가 발생한다. 반도체 소자의 사용처가 점점 증가함에 따라 실리콘 슬러지의 발생량 또한 증가하고 있는 실정이다. 최근 경제적인 측면과 효율성에 관한 측면에서 실리콘 슬러지의 재활용 기술이 폭넓게 연구되고 있다. 본 연구에서는 실리콘 슬러지의 재활용 기술에 대한 특허와 논문을 분석하였다. 분석범위는 1982년~2011년까지의 미국, EU, 일본, 한국의 등록/공개된 특허와 SCI 논문으로 제한하였다. 특허와 논문은 키워드를 사용하여 수집하였고, 기술의 정의에 의해 필터링하였다. 특허와 논문의 동향은 연도, 국가, 기업, 기술에 따라 분석하여 나타내었다.
최근 태양전지의 효율을 증가시키기 위한 연구가 많이 이루어지고 있으며, 특히 단결정 실리콘 웨이퍼의 경우 높은 효율을 낼 수 있는 소재로써 고효율 태양전지연구에 많이 이용되고 있다. 본 연구에서는 단결정으로 Czochralski(Cz)-Si 성장 시 산소농도를 다르게 하여 산소석출결함의 변화와 그에 따른 셀효율과의 관계를 비교하였다. 산소불순물은 Cz법으로 성장시킨 실리콘의 주된 불순물이다. 산소불순물 존재 시 태양전지 공정에서 산소석출결함이 생성되며 발생된 산소석출결함은 셀효율에 악영향을 미치게 된다. 그러므로 고효율 태양전지를 위한 웨이퍼를 생산하기 위한 산소석출결함 밀도와 셀효율의 상관성을 연구하였다. 또한 산소농도에 따른 산소석출결함을 분석하여 산소석출결함이 발생되지 않는 잉곳 내 산소농도 범위를 연구하여 14.5 ppma 이하에서 Bulk Micro Defect(BMD)가 발생하지 않음을 확인하였다.
본 연구는 초고집적회로의 금속 배선으로써 보다 유용할 것으로 기대되는 구리박막의 화학적인 증착기술에 관한 것으로 precursor 물질로는 (hfac)Cu(I)VTMS ; (hevaflouoroacetylacetonate trimethyvinylsilane copper)로 명명된 금속 유기 물질을 사용하였다. 실험시스템의 초기 압력은 $10^{-6}$ Torr를 유지하고, 시스템의 챔버압력과 기판온도가 조정 가능하도록 설계, 제작되었다. 공정 조건에 따른 구리 박막 결정의 성장속도, Grain size, 전기적 성질을 측정하였다. 구리 박막을 증착하기 전에 W(tungsten) 또는 TiN(titanium nitride)이 증착되어 있는 실리콘 웨이퍼를 사용하였다. 본 연구에서는 $250^{\circ}C$이하의 상대적으로 낮은 실리콘 웨이퍼 온도에서의 실험이 가능하였으며 헬륨을 carrier gas로 사용하였는데 연구 결과 구리 박막 증착율이 $220^{\circ}C$에서 최대 $1,800\;{\AA}/분$으로 증가한 반면 표면 거칠기는 $200\;{\AA}$를 갖는 다결정 구리 박막을 관찰하게 되었다. 기판 온도가 $250^{\circ}C$이하일 때의 W(또는 TiN)과 $SiO_{2}$ 기판사이에서 구리 증착 선택성이 관찰되었으며, 최적의 기판 증착 온도는 약 $180^{\circ}C$와 반응용기 압력 0.8 Torr로 나타났다.
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[게시일 2004년 10월 1일]
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