• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.315.1-315.1
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• 2013

표면 조직화의 목적은 태양전지 표면에서의 입사되는 빛의 반사율을 감소 시키고, 웨이퍼 내에서 빛의 통과 길이를 길게 하며, 흡수되는 빛의 양을 증가시키는 것이다. 본 연구에는 습식, 건식 표면조직화 방법에 따른 표면 형상과 표면 반사도를 분석 하였으며, 셀을 제작하여 전기적 특성과 광학적 특성의 상관관계를 분석하였다. 표면 조직화 공정은 염기성 용액인 KOH를 이용한 식각 방법과 Ag를 이용한 metal-assisted 식각, 산증기를 이용한 식각, 플라즈마를 이용한 반응성 이온식각을 적용하여 제작하였다. 표면 반사율을 400~1000 nm 사이의 파장에서 측정하였으며 KOH를 이용하여 식각한 샘플이 9.11%의 표면 반사율을 가졌으며 KOH를 이용하여 식각한 표면에 추가로 metal-assisted 식각을 한 샘플이 2%로 가장 낮은 표면 반사율을 보였다. 표면 조직화 후 동일 조건으로 셀을 제작 하여 효율 측정 결과 Ag를 이용한 2단계 metal-assisted chemical 식각이 15.83%의 가장 낮은 광변환 효율을 보였으며 RIE를 이용한 2단계 반응성 이온 식각공정이 17.78%로 가장 높은 광변환 효율을 보였다. 이 결과는 반사도 결과와 일치 하지 않았다. 표면 조직화 모양에 따른 셀 효율의 변화는 도핑 프로파일과 표면 재결합 속도의 변화 때문이라 생각되며 더 명확한 분석을 위해 양자 효율을 측정하여 분석을 시도하였다. 측정 결과 단파장 대역에서 낮은 응답특성을 가지는 것을 확인 할 수 있었는데 그 이유는 낮은 반사도를 가지는 표면조직화 공정의 경우 나노사이즈의 구조를 갖기 때문에 균일한 도핑 프로파일을 얻지 못해 전자 정공의 분리가 제대로 이루어지지 못하였고 표면 재결합 속도증가의 원인으로 단락전류와 개방전압이 낮아져 효율이 떨어진 것으로 판단된다. 실험 결과 도핑 프로파일의 균일성은 셀 효율 개선을 위해 낮은 표면 반사율 만큼 중요하다는 점을 알게되었다. 낮은 반사율을 갖는 표면조직화 공정도 중요하지만 표면에 따른 균일한 도핑 프로파일을 갖는 공정을 개발한다면 단파장 응답도가 향상되어 단락전류밀도의 상승효과를 얻을 수 있을 것이라 판단된다.

• Journal of the Microelectronics and Packaging Society
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• v.29 no.2
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• pp.121-127
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• 2022

Micro-LED is a light-emitting diode smaller than 100 ㎛ in size. It attracts much attention due to its superior performance, such as resolution, brightness, etc., and is considered for various applications like flexible display and VR/AR. Micro-LED display requires a mass transfer process to move micro-LED chips from a LED wafer to a target substrate. In this study, we proposed a vacuum chuck method as a mass transfer technique. The vacuum chuck was fabricated with MEMS technology and PDMS micro-mold process. The spin-coating approach using a dam structure successfully controlled the PDMS mold's thickness. The vacuum test using solder balls instead of micro-LED confirmed the vacuum chuck method as a mass transfer technique.

• Journal of the Korea Society for Simulation
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• v.19 no.3
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• pp.45-54
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• 2010

The inherent complexity of semiconductor fabrication processes makes it hard to solve well-known job scheduling problems in analytical ways, which leads us to rely practically on discrete event modeling simulations to learn the effects of changing the system's parameters. Meanwhile, unpredictable disturbances such as machine failures and maintenance diminish the productivity of semiconductor manufacturing processes with fixed scheduling policies; thus, it is necessary to adapt job scheduling policy in a timely manner in reaction to critical environmental changes (disturbances) in order for the fabrication process to perform optimally. This paper proposes an adaptive job control framework for a wafer fabrication process in a control system theoretical approach and implements it based on a DEVS modeling simulation environment. The proposed framework has the advantages in view of the whole systems understanding and flexibility of applying new rules compared to most ad-hoc software approaches in this field. Furthermore, it is flexible enough to incorporate new job scheduling rules into the existing rule set. Experimental results show that this control framework with adaptive rescheduling outperforms fixed job scheduling algorithms.

• Journal of the Korea Society for Simulation
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• v.19 no.4
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• pp.99-109
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• 2010

Existing research about automated wafer transport management strategy for semiconductor manufacturing equipment was mainly focused on dispatching rules which is optimized to specific system layout, process environment or transfer patterns. But these methods can cause problem as like requiring additional rules or changing whole transport management strategy when applied to new type of process or system. In addition, a lack of consideration for interconnectedness of the added rules can cause unexpected deadlock. In this study, in order to improve these problems, propose dynamic priority based transfer job decision making algorithm which is applicable with regardless of system lay out and transfer patterns. Also, extra rule handling part proposed to support special transfer requirement which is available without damage to generality for maintaining a consistent scheduling policies and minimize loss of stability due to expansion and lead to improve productivity at the same time. Simulation environment of Twin-slot type semiconductor equipment was built In order to measure performance and examine validity about proposed wafer scheduling algorithm.

• Transactions of the Korean Society of Mechanical Engineers A
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• v.34 no.7
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• pp.929-933
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• 2010

Four-point bending tests were performed to investigate the interfacial adhesion of Cu-Cu bonding fabricated by thermo-compression process for three dimensional packaging. A pair of Cu-coated Si wafers was bonded under a pressure of 15 kN at $350^{\circ}C$ for 1 h, followed by post annealing at $350^{\circ}C$ for 1 h. The bonded wafers were diced into $30\;mm\;{\times}\;3\;mm$ pieces for the test. Each specimen had a $400-{\mu}m$-deep notch along the center. An optical inspection module was installed in the testing apparatus to observe crack initiation at the notch and crack propagation over the weak interface. The tests were performed under a fixed loading speed, and the corresponding load was measured. The measured interfacial adhesion energy of the Cu-to-Cu bonding was $9.75\;J/m^2$, and the delaminated interfaces were analyzed after the test. The surface analysis shows that the delamination occurred in the interface between $SiO_2$ and Ti.

• Journal of the Korea Organic Resources Recycling Association
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• v.31 no.1
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• pp.35-45
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• 2023

In this study, the sludge formation in the wastewater drain from the advanced packaging process mechanisms are revealed as well as the key factors, materials, and sludge prevention methods using surfactant. Compared with that of conventional packaging process, advanced packaging process employ similar process to the semiconductor fabrication process, and thus many processes may generate wastewater. In specific, a large amount of wastewater may generate during the carrier wafer bonding, photo, development, and carrier wafer debonding processes. In order to identify the key factors for the formation of sludge during the advanced packaging process, six types of chemicals including bonding glue, HMDS, photoresist (PR), PR developer, debonding cleaner, and water are utilized and mixing evaluation is assessed. As a result, it is confirmed that the black solid sludge is formed, which is originated by the sludge seed formation by hydrolysis/dehydration reaction of HMDS and sludge growth via hydrophobic-hydrophobic binding with sludge seed and PR. For the sludge prevention investigation, three surfactants of CTAB, PEG, and shampoo are mixed with the key materials of sludge, and it is confirmed that the sludge formations are successfully suppressed. The underlying mechanism behind the sludge formation is that the carbon tails of the surfactant bind to PR with hydrophobic-hydrophobic interaction and inhibit the reaction with HMDS-based slurry seeds to prevent the sludge formation. In this regard, it is expected that various problems like clogging in drains and pipes during the advanced packaging process may effectively solve by the injection of surfactants into the drains.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.395-396
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• 2011

본 논문에서는 30% 내외의 평균반사율을 가지는 다결정 실리콘 태양전지의 입사광 손실을 최소화하여 광전변환효율 극대화를 구현하기 위해서 SF6/O2 혼합가스를 이용한 RIE 표면 texturing 공정을 수행하였다. 현재 다결정 실리콘 태양전지는 다양한 방향의 grain을 가지기 때문에 단결정 실리콘에 적용되는 습식 식각 방식이 다결정 실리콘 표면 texturing에 적절하지 않은 것으로 알려져 있다. 이를 개선하기 위해서 이방성 식각 특성을 가지는 다양한 texturing 방법이 시도되고 있다. 대표적으로 기계적인 방식의 V-grooving, 레이저 grooving, 플라즈마 건식식각을 이용한 texturing 및 산 용액을 이용한 texturing 등의 연구가 보고되고 있다. 그 중에서 플라즈마 건식식각 방식의 하나인 RIE를 이용한 표면 texturing 공정이 간단한 공정과 산업계 응용의 용이성 때문에 활발히 연구되어 왔다. 특히 Sandia group과 일본 Kyocera사의 연구 결과에서는 그 가능성을 입증하고 있다. 본 연구에서는 공정의 단순화와 안전한 공정을 위해서 SF6/O2 혼합 가스를 이용하여 마스크 패턴 공정없이 RIE texturing 공정을 수행하였으며, RIE-textured 다결정 실리콘에 대해서 태양전지를 제작하여 표면 texturing이 광전변환효율에 미치는 영향에 대해서 분석하였다. 그 결과 SF6/O2 혼합 가스를 이용한 RIE texturing은 다결정 실리콘 표면에 주로 needle 구조를 형성하는 것을 확인하였다. 각 texturing 조건별 반사율의 차이는 needle 구조의 조밀도와 관련되는 것을 알 수 있었으며, 동일 공정 parameter 상에서 식각 시간 1, 2, 3, 4, 5분 기준 시간에 따른 표면 구조 분석 결과 seed 가 형성되고 그에 따라서 needle 형태로 식각되는 과정을 관찰하였다. 반사율은 분당 약 4%씩 낮아져 5분 식각 후 14.45% 까지 낮아졌으며, 표면 구조에서 폭은 약 30 nm로 모두 일정하며, 길이가 약 20, 30, 50, 80, 100 nm으로 증가되었다. 이 결과로 보아 seed로부터 needle 구조가 심화되어가는 것을 알 수 있었다. 시간에 따른 RIE texturing 후 제작된 태양전지는 효율이 1분 식각 기준 15.92%에서 약 0.35% 씩 낮아져 5분 식각 후 14.4%로 낮아졌다. Voc 는 texturing 시간에 관계없이 일정하며 Isc가 점점 감소되는 것으로 확인되었다. EQE 결과도 이와 동일하게 RIE texturing 시간이 길어질수록 전체 파장 범위에서 일정하게 낮아지는 것이 관찰되었다. Electroluminescence(EL) 이미지 결과 texturing 시간이 길어진 태양전지일수록 점점 어두운 이미지가 나타나 5분 식각의 경우 가장 어두운 결과를 나타내었다. 이런 결과는 한 가지 이유보다는 복합적인 문제로 예상되는데 궁극적으로는 RIE 공정 후 표면에 쌓인 charged particle들이 trap 준위를 형성하여 효율 및 공정상에 영향을 미친 것으로 보이며, 특히 잔류 O기가 불균일한 산화막을 형성하는 것으로 예상된다. 또한 EL 분석 결과를 볼 때 RIE texturing 공정이 길어질수록 불안정한 pn-junction을 형성하는 것을 확인하였으며, emitter 층 형성 후 PSG (phosphorous silica glass) 공정에서 needle의 상부 구조가 무너지면서 면저항이 증가된 결과로 분석된다. PSG 제거 후 측정된 면저항의 경우 3분 texturing 샘플부터 면저항이 약 4${\Omega}/sq$ 정도 증가됨을 확인하였다.

• Journal of IKEEE
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• v.3 no.1 s.4
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• pp.109-117
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• 1999

This paper describes the quick and precise control of the wafer temperature essential in rapid thermal processing(RTP). The bang-bang plus PID controller structure is introduced to satisfy rapid ramp-up rate and reduce overshoot and steady state error. The controller employs the PID action when the magnitude of the error between reference signal and the output temperature signal is smaller than some prescribed value. To find PID gains, the plant(autoregressive) model is first identified and Kappa-Tau tuning rule is used. The developed controller is applied to experimental RTP apparatus, and performances are evaluated.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.81-81
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• 2009

반도체 산업의 중심 소재인 실리콘(Si)은 사용 목적과 환경에 따라 물성적 한계가 표출되기 시작했다. 그래서 각각의 목적에 맞는 재료의 개발이 필요하다는 것을 인식하게 되었다. SiC wafer는 큰 band gap energy와 고온 안정성, 캐리어의 높은 드리프트 속도 그리고 p-n 접합이 용이하다. 또한 소재 자체가 화학적으로 안정하고 $500\sim600^{\circ}C$에서 소자 제조 시 고온공정이 가능하며, 실리콘이나 GaAs에 비해 고출력을 낼 수 있는 재료이다. 반도체 소자로 이용하기 위한 wafer 가공 공정에 있어 물리적 힘에 의한 stress를 많이 받아 wafer가 휘는 현상이 생긴다. 반도체 소자의 기본이 되는 wafer가 휨 현상을 일으키면 wafer 위에 소자가 올라갈 경우 소자의 불균일성 때문에 반도체의 물성에 나쁜 영향을 미치게 된다. 그래서 반도체 소자의 기본이 되는 wafer의 휨 현상 개선이 중요하다. 본 연구에서는 산화로에서 Ar 분위기에서 압력 760torr, 온도 $1100^{\circ}C$ 부근에서의 조건으로 진행을 하여 wafer의 Flatness Tester(FT-900, NIDEK) 장비로 SORI, BOW, GBIR 값의 변화에 초점을 맞추었다. SiC 단결정을 sawing후 가공 전 wafer를 열처리하여 가공을 진행하는 것과 열처리 하지 않은 wafer의 SORI, BOW, GBIR 값 비교, 그리고 lapping, grinding, polishing 등의 가공 진행 중간 중간에 열처리를 하여 진행하는 것과 가공 진행 중간 중간에 열처리를 하지 않고 진행한 wafer의 SORI, BOW, GBIR 값의 비교를 통해 wafer의 휨 현상 개성에 관해 알아본다.

• Journal of the Korean Crystal Growth and Crystal Technology
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• v.16 no.2
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• pp.66-70
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• 2006

Various kind of structural defects are observed to be present on the oxidized surface of the silicon crystal which was previously damaged mechanically. The formation of such defects was found to depend on the amount of damage induced and the temperature of thermal oxidation. It was confirmed by the measurement of minority carrier life time that gettering capability decreases as the size of the defects increase. The strained layer which is formed due to smaller amount of damage or lower oxidation temperature believed to has higher capability of gettering over defects like dislocation loops or stacking faults.