• Proceedings of the Korean Information Science Society Conference
• /
• 1998.10a
• /
• pp.21-23
• /
• 1998

본 논문에서 ILP (Instruction Level Parallelism)의 성능향상을 위하여 데이터 값들을 미리 예측하여 병렬로 이슈(issue)하고 수행하는 기존의 데이터 값 예측기(data value predictor)를 비교 분석하여 각 예측기의 예측율을 측정하고, 2-단계 데이터 값 예측기(Two-Level Data Value Predictor)와 혼합형 데이터 값 예측기(Hydrid Data Value Predictor)에서 발생되는 aiasing 을 측정하기 위해 수정된 데이터 값 예측기를 사용하여 측정한 결과 aliasing은 50% 감소하였지만 예측율에는 영향을 미치지 못함과 데이터 값 예측기의 예측율을 측정한 결과 혼합형 데이터 값 예측기의 예측율이 2-단계 데이터 값 예측기와 스트라이드 데이터 값 예측기(Stride Data Value Predictor)에서 평균 5.7%, 최근 값 예측기(Last Data Value Predictor)보다는 평균 38%의 예측 정확도가 높음을 입증하였다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2000.04a
• /
• pp.639-641
• /
• 2000

캐쉬를 사용하는 분산 공유 메모리 시스템에서는 캐쉬들 사이의 일관성 유지를 위한 지연 시간이 성능에 큰 영향을 미친다. 최근에는 각 공유 메모리의 일반적인 접근 패턴을 학습하여 일관성 유지의 예측적 수행을 가능하게 하는 메모리 공유 패턴 예측기가 연구되고 있다. 기존의 메모리 공유 패턴 예측기는 패턴 정보를 저장하기 위해서 모든 메모리 블락마다 예측 테이블들을 할당하지만 실제로 성능 향상에 도움을 주는 테이블들은 소수에 불과하다. 본 논문에서는 적은 양의 패턴 저장 공간을 사용하면서 기존의 예측기와 유사한 성능을 낼 수 있는 캐쉬 구조의 메모리 공유 패턴 예측기를 제안한다, 제안된 예측기에서는 좋은 성능을 내는 예측 테이블들을 선택적으로 저장하게 하는 효율적인 테이블 교체 기법이 요구된다. 본 논문에서는 LRU 교체 기법을 캐쉬 구조의 예측기에 적용시켰을 때의 문제점을 분석하고 제안된 예측기의 특성에 적합한 테이블 교체 기법을 제안한다.

• The Journal of the Acoustical Society of Korea
• /
• v.9 no.6
• /
• pp.5-13
• /
• 1990

본 논문에서는 16Kbps 및 32 Kbps 전송속도에서 ADM의 음질을 개선하기 위하여 두 가지 방 식을 적용한다. 첫째로, 고차 예측기 또는 적응 예측기를 ADM에 활용한다. ADM의 경우에 2차 또는 3 차 예측기를 사용하면 16Kbps 전송속도에서는 별로 개선이 없지만 32Kbps 전송속도에서는 SQNR\sub SEG\척도로 약 3-4dB의 상당한 이득이 얻어진다. 또한 ADM에 적응 예측기를 활용하면 최대 성능은 SZNR\sub SEG\ dir 2dB 정도 개선되지만 양자화 잡음의 축적 때문에 동작 범위가 매우 좁아진다. 둘 째로, 지연 결정 방식을 ADM에 이용한다. 지연 결정 방식을 2차 예측기를 갖고 있는 ADM에 적용하면 약 2dB 정도 개선되지만 양자화 잡음의 축적 때문에 동작 범위가 매우 좁아진다. 둘째로 지연 결정 방 식을 ADM 에 이용한다. 지연 결정 방식을 2차 예측기를 갖고 있는 ADM에 적용하면 1차 예측기를 갖 고 있는 ADMDP 적용했을 때 보다 16또는 32Kbps일 때 SQNR\sub SEG\척도로 재래의 ADM 보다 약 5dB 정도의 성능 개선이 얻어진다.

• Journal of KIISE:Computer Systems and Theory
• /
• v.27 no.8
• /
• pp.741-751
• /
• 2000

To achieve high performance by exploiting instruction level parallelism aggressively in superscalar processors, it is necessary to overcome the limitation imposed by control dependences and data dependences which prevent instructions from executing parallel. Value prediction is a technique that breaks data dependences by predicting the outcome of an instruction and executes speculatively its data dependent instruction based on the predicted outcome. In this paper, a hybrid value prediction scheme with dynamic classification mechanism is proposed. We design a hybrid predictor by combining the last predictor, a stride predictor and a two-level predictor. The choice of a predictor for each instruction is determined by a dynamic classification mechanism. This makes each predictor utilized more efficiently than the hybrid predictor without dynamic classification mechanism. To show performance improvements of our scheme, we simulate the SPECint95 benchmark set by using execution-driven simulator. The results show that our scheme effect reduce of 45% hardware cost and 16% prediction accuracy improvements comparing with the conventional hybrid prediction scheme and two-level value prediction scheme.

• Proceedings of the Korean Information Science Society Conference
• /
• 2001.10c
• /
• pp.10-12
• /
• 2001

와이드 이슈 슈퍼스칼라 프로세서에서 값 예측기는 한 명령어의 결과를 미리 예측하여 명령들 간의 데이터 종속관계를 극복하고 실행함으로써 명령어 수준 병렬성(Instruction Level Parallesim ILP)을 향상시키는 기법이다. 본 논문에서는 명령어 수준 병렬성을 이용하여 성능을 향상시키기 위하여 데이터 값을 미리 예측하여 병렬로 이슈하고 수행하는 값 예측기의 성능을 비교분석 한다. 먼저 값 예측기 종류별로 성능을 측정한다 그리고 테이블의 갱신시점, 트레이스 캐시 유무 및 명령윈도우 크기에 따른 값 예측기의 성능영향을 평가분석 한다. 성능분석 결과 최근 값 예측기가 간소한 하드웨어 구성에도 불구하고 우수한 성능을 보였다. 그리고 예측테이블 갱신시점과 트레이스캐시의 사용이 값 예측기의 성능향상에 영향을 주었다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2001.04a
• /
• pp.13-15
• /
• 2001

슈퍼스칼라 프로세서에서 값 예측기는 한 명령어의 결과를 미리 예측하여 명령들 간의 데이터 종속관계를 극복하고 실행함으로써 명령어 수준 병렬성 (Instruction Level Parallesim, ILP)을 향상시키는 기법이다. 최근의 값 예측기는 프로세서의 명령 이슈율이 커짐에 따라 예측 테이블의 갱신이 테이블의 참조 속도를 따라가지 못하여 예측기의 성능이 저하되는 경향이 있다. 본 논문에서는 이러한 성능저하를 줄이기 위해 명령의 결과가 나올 때까지 기다리지 않고 테이블 값을 모험적으로 갱신(speculative update)하는 스트라이드 값 예측기를 제안한다. 제안된 방식의 타당성을 검증하기 위해 SimpleScalar 시뮬레이터 상에 제안된 예측기를 구현하여 SPECint95 벤치마트를 시뮬레이션하고 제안된 스트라이드 모험적 갱신(stride speculative update)이 기존의 스트라이드 예측기 보다 성능이 향상됨을 보인다.

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.16 no.11
• /
• pp.2503-2510
• /
• 2012

This paper proposes a parallel operation intra predictor for H.264/AVC decoder. In previous intra predictor design, common operation units were designed for 17 prediction modes in order to compute more effectively. However, it was designed by analyzing the equation applied to one pixel. So, there are four operation units for computing 16 pixels in a $4{\times}4$ block and they need four cycles. In this paper, the proposed intra predictor contains T3(Three Type Transform) operation unit for parallel operation. It divides 17 modes into 3 types to calculate 16 pixels of a $4{\times}4$ block in only one cycle and needs 16 cycles minimum in 16x16 block. As the result of the experiment, in terms of processing cycle, the performance of proposed intra predictor is 58.95% higher than the previous one.

• The KIPS Transactions:PartA
• /
• v.14A no.6
• /
• pp.347-356
• /
• 2007

In designing a branch predictor, in addition to accuracy, microarchitects should consider power consumption, especially for embedded processors. This paper proposes a power-aware branch predictor, which is based on the gshare predictor, by accessing the BTB (Branch Target Buffer) only when the prediction from the PHT (Pattern History Table) is taken. To enable the selective access to the BTB, the PHT in the proposed branch predictor is accessed one cycle earlier than the traditional PHT to prevent the additional delay. As a side effect, two predictions from the PHT are obtained through one access to the PHT, which leads to more power savings. The proposed branch predictor reduces the power consumption, not requiring any additional storage arrays, not incurring additional delay (except just one MUX delay) and never harming accuracy. Simulation results show that the proposed predictor reduces the power consumption by $35{\sim}48%$ compared to the traditional predictor.

• Proceedings of the KIEE Conference
• /
• 2004.07d
• /
• pp.2329-2331
• /
• 2004

본 논문에서는 이동 로봇의 경로 추종 제어를 위해 웨이블릿 신경 회로망에 기반한 예측 제어기의 설계 방법을 제안하고자 한다. 제안한 방법에 의해 설계된 제어기는 이동 로봇의 동특성을 예측하기 위한 웨이블릿 신경회로망 기반 예측기와 예측 제어기로 구성된다. 제안한 방법에서 모델링 및 제어기로 적용되는 신경 회로망의 장점과 우수한 해석 능력을 가진 웨이블릿 변환의 장점을 결합한 웨이블릿 신경 회로망을 이용하여 이동 로븟의 동특성을 모델링하여 예측 제어기에서의 비용 함수 최소화에 적용한다. 경로 추종 제어의 목적인 이동 로봇의 실제 출력과 예측기의 출력 오차를 최소화하기 위해 웨이블릿 신경 회로망의 파라미터 동정 및 예측 제어기는 경사 하강법을 이용하여 학습한다. 마지막으로 컴퓨터 모의 실험을 통하여 제안한 예측 제어 시스템의 적용가능성 및 효율성을 검증하고자 한다.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.47 no.5
• /
• pp.24-30
• /
• 2010

In this paper, we described intra prediction which is the one of techniques to be used for higher compression performance in H.264/AVC and proposed the design of intra predictor for efficient intra prediction mode processing. The proposed system is consist of processing elements, precomputation processing elements, an intra prediction controller, an internal memory and a register controller. The proposed system needs the reduced the computation cycles by using processing elements and precomputation processing element and also needs the reduced the number of access time to external memory by using internal memory and registers architecture. We designed the proposed system with Verilog-HDL and verified with suitable test vectors which are encoded YUV files. The proposed architecture belongs to the baseline profile of H.264/AVC decoder and is suitable for portable devices such as cellular phone with the size of $176{\times}144$. As a result of experiment, the performance of the proposed intra predictor is about 60% higher than that of the previous one.