• Proceedings of the Korean Information Science Society Conference
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• 2002.04b
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• pp.430-432
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• 2002

상태 기반 정형 기법이 가진 문제점 중 하나인 상태 폭발 문제를 해결하기 위해, 본 논문에서는 명세 모델과 실행 모델을 정의하고 각 모델에 적용되는 추상화를 정의한다. 명세 모델은 구문을 바탕으로만 추상화로 비논리 내부연산 추상화와 구조 추상화를, 실행 모델은 시간, 자료, 위치가 가진 의미를 통해 추상화하는 시간, 자료, 위치 공간 추상화를 수행한다. 예제에 추상화를 적용하여 상태 감소와, 계층성 생성, 복잡도 감소의 과정을 보인다.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.11c
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• pp.1379-1382
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• 2003

분산 시스템 환경의 사용이 증가하면서 트렌잭션 처리의 중요성이 부각되고 있다. 이러한 트랜잭션의 사용에 있어서 효과적인 트랜잭션 제어 및 수행완료 검증의 필요성이 제기된다. 이에 본 논문에서는 개념적 설계와 수학적 해석이 가능한 EMFG(Extended Mark Flow Graph)로 트랜잭션 기본 연산을 표현하고 이를 이용하여 다중 트랜잭션을 표현하고, 이를 통해 도달가능트리기법을 사용하여 트랜잭션 수행완료 여부를 검증하고자 한다.

• Proceedings of the KAIS Fall Conference
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• 2010.05a
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• pp.176-178
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• 2010

본 논문에서는 전통적인 RAID-1 미러링에 기반을 둔 헤테로-미러링이라는 하는 새로운 저장 장치 관리 기법을 제안한다. 헤테로-미러링 기반의 스토리지 관리는 SSD에서 발생 가능한 프리징 현상을 피하기 위한 쓰기-부하 밸런싱과 쓰기 지연 연산을 통하여 RAID-1 처리 성능을 개선한다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10a
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• pp.709-711
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• 2001

본 논문에서는 유한 확대 체 GF($^{m}$ )상에서 셀룰라 오토마타를 이용한 곱셈기 구조를 제안한다. 제안된 구조는 기약 다항식으로 AOP(All One Polynomial)의 특성을 사용하고 LSB방식으로 곱셈 연산을 수행한다. 제안된 곱셈기는 지연시간으로 m+1을 갖는 임계경로로는 1- $D_{AND}$+1- $D_{XOR}$를 갖는다. 특히 구조가 정규성, 모듈성, 병렬성을 가지기 때문에 VLSI구현에 효율적이다.적이다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10a
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• pp.703-705
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• 2001

본 논문에서는 셀룰라 오토마타(Cellular Automata, CA)를 이용한 MSB곱셈기를 제안한다. 본 논문에서 제안한 구조는 PBCA(Periodic Boundary CA)의 특성을 AOP의 특성과 조화시킴으로써 정규성을 높이고 시간지연을 줄일 수 있는 장점을 가지고 있다. 이 곱셈기는 지수연산을 위한 하드웨어 설계에 효율적으로 이용될 수 있을 것이다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• fall
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• pp.152-153
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• 2021

고성능 딥러닝 모델은 학습과 추론 과정에서 고비용의 전산 자원과 많은 연산량을 필요로 하여 이에 따른 개발 환경과 많은 학습 시간을 필요로 하여 개발 지연과 한계가 발생한다. 따라서 HW 또는 SW 개선을 통해 파라미터 수, 학습 시간, 추론시간, 요구 메모리를 줄이는 연구가 지속 되어 왔다. 본 논문은 EfficientNet에서 사용된 Linear Bottleneck을 변경하여 정확도는 소폭 감소 하지만 기존 모델의 파라미터를 55%로 줄이는 경량화 모델을 제안한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2022.11a
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• pp.147-149
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• 2022

PIM은 CPU와 메모리 간의 데이터 버스 오버헤드를 완화하기 위해서 메모리 내부에 프로세서를 가지며 낮은 데이터 재사용성을 가지는 데이터 집약형 워크로드에서 지연과 에너지 관점에서 장점을 가진다. 본 논문은 UPMEM사의 PIM을 이용하여 HPC분야에서 자주 사용되는 행렬 연산인 GEMV, SpMV의 벤치마크 구현을 분석하고 성능 분석을 통해 CPU 대비 가지는 장단점에 대해서 논하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.47 no.4
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• pp.41-49
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• 2010

This paper proposes a new high speed SHA-1 architecture using multiple unfolding and pre-computation techniques. We unfolds iterative hash operations to 2 continuos hash stage and reschedules computation timing. Then, the part of critical path is computed at the previous hash operation round and the rest is performed in the present round. These techniques reduce 3 additions to 2 additions on the critical path. It makes the maximum clock frequency of 118 MHz which provides throughput rate of 5.9 Gbps. The proposed architecture shows 26% higher throughput with a 32% smaller hardware size compared to other counterparts. This paper also introduces a analytical model of multiple SHA-1 architecture at the system level that maps a large input data on SHA-1 block in parallel. The model gives us the required number of SHA-1 blocks for a large multimedia data processing that it helps to make decision hardware configuration. The hs fospeed SHA-1 is useful to generate a condensed message and may strengthen the security of mobile communication and internet service.

• Journal of KIISE:Computer Systems and Theory
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• v.36 no.5
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• pp.412-421
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• 2009

Due to the physical characteristics of NAND flash memory, overwrite operations are not permitted at the same location, and therefore erase operations are required prior to rewriting. These extra operations cause performance degradation of NAND flash memory file system. Since it also has an upper limit to the number of erase operations for a specific location, frequent erases should reduce the lifetime of NAND flash memory. These problems can be resolved by delaying write operations in order to improve I/O performance: however, it will lower the cache hit ratio. This paper proposes a policy of page management using double cache for NAND flash memory file system. Double cache consists of Real cache and Ghost cache to analyze page reference patterns. This policy attempts to delay write operations in Ghost cache to maintain the hit ratio in Real cache. It can also improve write performance by reducing the search time for dirty pages, since Ghost cache consists of Dirty and Clean list. We find that the hit ratio and I/O performance of our policy are improved by 20.57% and 20.59% in average, respectively, when comparing them with the existing policies. The number of write operations is also reduced by 30.75% in average, compared with of the existing policies.

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.43 no.6 s.312
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• pp.10-16
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• 2006

This paper proposed a carry lookahead (CLA) circuitry design. It was based on dynamic circuit aiming at delay reduction in an addition of BCD coded decimal numbers. The performance of these decimal adders is analyzed demonstrating their speed improvement. Timing simulation on the proposed decimal addition circuit employing $0.18{\mu}m$ CMOS technology yielded the worst-case delay of 0.83 ns at 16-digit. The proposed scheme showed a speed improvement compared to several schemes for decimal addition.