• The Transactions of the Korean Institute of Power Electronics
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• v.5 no.2
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• pp.163-169
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• 2000

From the viewpoint of the cost effective design of power conversion systems, it is very important to fully u utilize the CillTent capacity of power devices over all circumstances. Therefore this paper deals with the l practical design of digital CillTent controller to meet the requirements of fast and overshoot free control r response over the varying control voltage bOlmds, the accompanied computational delay, and the system U W1certainties. The proposed controller consists of high gain PI control schemes using both the conditional i integrator and the modified delay compensator. The simulation and experimental results show the validity of t the proposed controller.

• Proceedings of the KIPE Conference
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• 2013.07a
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• pp.124-125
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• 2013

본 논문에서는 배터리 충/방전을 위한 3상 인터리브드 양방향 DC-DC 컨버터의 디지털 전류제어기를 설계 및 구현한다. 기존의 아날로그 제어기와 달리 디지털 PWM 지연과 제어기 연산시간 지연에 대한 현상을 고려한 디지털 전류제어기를 설계하고 배터리 충방전 시스템에 적용하여 타당성을 검증한다.

• Proceedings of the KIPE Conference
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• 2013.07a
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• pp.493-494
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• 2013

본 논문은 그리드 전원에 이상 발생 시 새그 / 피크를 빠르게 검출하는 시스템을 제안한다. 기존의 새그전압 검출기법은 DPLL의 동기좌표변환을 이용한 방법을 사용한다. 동기좌표변환은 일반적으로 3상 좌표계에서 사용되는 방법인데 현 시스템은 단상을 이용하는 시스템으로서 고정좌표계 변환을 하는데 q축이 존재하지 않아서 이를 실현시키기 위해 그리드 전압을 이용하여 $90^{\circ}$ 지연이 되는 q축을 만들어 주는 All-Pass Filter의 방법을 이용한다. 그러나 이 방법은 그리드 전압 상에 Power-Quality를 떨어뜨리는 변수인 새그나 정전 등의 문제가 발생하게 되면 일정의 특정 구간에서 새그 변동을 즉시 인지하지 못하는 현상이 발생하게 된다. 이러한 지연현상으로 인해 시스템에 새그가 발생한 시그널이 늦게 전달하는 현상이 발생하게 된다. 그래서 그리드 전압을 고정좌표계의 성분을 이용하여 현재 / 이전 값 연산을 한 2차 성분을 통한 새그 / 피크 검출방법을 제안한다. 기존의 방법과 제안하는 방법의 시뮬레이션과 실험결과를 비교하여 타당성을 입증하였다.

• Journal of the Korea Society of Computer and Information
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• v.6 no.3
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• pp.56-63
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• 2001

In this paper, The GF(216) multiplier using its subfields GF(24) is designed. This design can be used to construct a sequential logic multiplier using a bit-parallel multiplier for its subfield. A finite field serial multiplier using parallel multiplier of subfield takes a less time than serial multiplier and a smaller complexity than parallel multiplier. It has an advatageous feature. A feature between circuit complexity and delay time is compared and simulated using C language.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.04a
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• pp.1519-1522
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• 2009

Jini 2.x 표준의 보안 모델은 클라이언트와 서버간의 신뢰와 안전한 통신을 위해 크게 3 가지 순차적인 과정을 요구한다. 순서대로, 프락시 준비, 상호인증을 위한 자격증명과 신원의 확인, 세션의 암호화 연산이다. 첫 번째 프락시 준비 과정은 다운로드 서비스프락시가 올바른 출처에서 온 안전한 이동코드인가를 검증하는 과정을 요구하고, 보안 제약조건과 동적 권한부여 구성을 완료하는 과정을 포함한다. 나머지 두 과정은 기존 X.509 인증서 기반의 TLS/SSL 통신이 요구하던 과정과 유사하다. 프락시 준비 과정은 클라이언트-서버 양측에 안전하고 신뢰 할 수 있는 스텁(stub)을 준비하는 시간이기 때문에 실질적인 통신지연 요소에 들지 않는다. 그러나 나머지 과정들은 기존 SSL 통신이 갖는 오버헤드를 가지고 있다는 것을 본 논문의 실험에서 확인하였다. 본 논문에서는 프락시 준비 과정에서 상호 인증정보와 세션 키를 확보하기 위한 Jini 서비스 구조와 방법을 제시하고 서비스 연결 지연을 단축한 실험결과를 논한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2021.11a
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• pp.100-103
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• 2021

5G 의 발전과 함께 차량과 IT 통신 기술을 융합한 어플리케이션들이 급증하면서 멀티 액세스 엣지 컴퓨팅(MEC)이 차세대 기술로 등장했다. 낮은 지연시간 안에 계산 집약적인 서비스들을 제공하기 위해 단독적인 MECS 서버(MECS)에서의 수행이 아닌 다수의 MECS 에서 동시에 연산을 수행할 수 있도록 태스크를 파티셔닝하는 기법이 주목받고 있다. 특히 차량이 다수의 MECS 로 태스크를 파티셔닝하여 오프로딩하는 기법과 하나의 MECS 로 오프로딩한 후 다른 MECS 들로 파티셔닝하여 마이그레이션하는 기법들이 연구되고 있다. 본 논문에서는 오프로딩과 마이그레이션을 이용한 파티셔닝 기법들을 서비스 지연시간과 차량의 에너지 소비량 측면에서 성능을 비교 분석을 하였다.

• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2005.11a
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• pp.357-360
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• 2005

유전자 알고리즘(Genetic Algorithm, GA)은 자연적 진화과정에서 생존 경쟁 측면의 가장 적합한 메커니즘이다. GA를 소프트웨어로 수행하는데 큰 지연시간은 필수적이기 때문에 하드웨어 설계를 이용하여 알고리즘 실행 속도를 증가시키기 위한 많은 연구가 진행되어 왔다. 본 논문에서는 염색체의 임의의 유전인자를 기준으로 입력 받은 염색체에 대하여 GA 연산을 수행하는 유전 연산자를 설계한다. 설계된 디자인을 ARM 코어와 PLD로 구성된 Altera사의 Excalibur칩에 구현하여 동작을 검증하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.862-864
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• 2002

정보 보안을 위한 암호화 처리는 각종 컴퓨터 시스템이나 통신시스템에서 부가적으로 수행되기 때문에암호화 속도가 느린 경우에는 시스템의 속도 지연을 유발시키게 된다. 따라서 고속의 컴퓨터 연산이나 고속통신에 있어서 이에 맞는 고속의 암호화는 필수적으로 해결되어야 할 과제인데, 이것은 암호화 및 복호화를 하드웨어로 처리함으로서 가능하다. 본 연구에서는 차세대 표준 암호화 알고리즘인 AES-128의 암호화와 복호화를 단일 ASIC칩에 구현하고, 인터페이스 핀의 수와 내부 모듈간의 버스 폭에 따른 칩의 효율성을 평가하였다. 이 연구에서 VHDL 설계 및 시뮬레이션은 Altera 사의 MaxPlus 29.64를 이용하였으며, ASIC 칩은 Altera 사의 FLEXIOK 계열의 칩을 사용하였다.

• Proceedings of the Acoustical Society of Korea Conference
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• 1998.06e
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• pp.193-196
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• 1998

본 연구에서는 원격 화상회의 시스템 등에서 Camera를 자동적으로 제어하기 위해 화자의 음성신호를 4개의 마이크로폰 배열(Microphone Array)로 수음하여 그 신호에 의해 화자의 위치를 추정한다. 마이크로폰으로 수음한 음성신호의 TDE(Time Delay Estimation)를 계산할 때 그 연산량을 감소시키기 위해 AMDF 알고리즘을 사용한다. 각 마이크로폰 출력신호에 대해 AMDF 알고리즘으로 시간지연을 구하고 DOA(Direction of Arrival)를 계산한다. 그리고 다시 공간 기하계산을 통해 공간내 화자의 위치를 추정한다. 시험 신호로써 음성신호 '아'음을 사용한 수치 시뮬레이션과 반사음이 존재하는 일반 강의실에서 아나운서가 발성하는 음을 사용하여 AMDF 알고리즘을 이용한 화자위치 추정의 정확도를 조사하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2007.10a
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• pp.34-35
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• 2007