• Proceedings of the Korean Information Science Society Conference
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• 2003.04d
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• pp.283-285
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• 2003

슈퍼컴퓨터 사용자들은 FTP(File Transfer Protocol)을 이용해서 대용량의 파일을 전송한다. 전송되는 데이터들은 승용차나 비행기 설계, 의약품 개발. 기상 예보 그리고 복잡한 수학적 계산 등과 같이 다양한 분야에 걸친 연구관련 데이터로서 고성능 슈퍼컴퓨터에 의한 연산 처리가 요구된다 기존의 FTP 는 네트워크 상태에 따라 전송 지연이나 데이터 손실 등의 문제로 사용자의 불편을 초래하였다. 이에 전송 성능을 효율적으로 높이고 데이터 손실을 최소화를 제공하는 연구가 필요하다. 근래의 TCP (Transmission Control Protocol) 성능 향상 연구에 관한 연구들의 관심은 크게 두 가지이다. 하나는 윈도우 사이즈 조절(auto-tuning)이고, 다른 하나는 Multi-stream 이다. 본 연구에서는 파일 전송 성능 향상을 위한 방법으로 윈도우 사이즈 조절 방법을 사용하였고, 네트워크 상태에 따라 QoS(quality of Service)를 제공한다. 이런 성능 향상 결과로 신뢰성 있는 네트워크를 제공하여 사용자들은 신속하게 데이터를 전송하며 연산처리 결과가 더욱 정확하다고 신뢰할 수 있다. 본 고에서는 대용량 파일을 전송 할 때 성능을 향상시키는 관련 연구를 알아보고 대용량 파일 전송 중 네트워크 상태에 따라 005를 능동적으로 작용하여 테스트하고 성능을 분석하였다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10a
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• pp.287-289
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• 1999

다등급 보안 자료기지 관리체계는 하위 등급의 자료에 대한 쓰기 연산 및 상위 등급의 자료에 대한 읽기 연산을 불허하여, 상위 등급의 자료가 하위 등급의 거래에 노출되는 것을 방지한다. 하지만, 전통적인 다등급 보안 자료기지 관리체계는 서로 상이한 등급간 거래의 공모로 생성될 수 있는 비밀 경로는 차단할 수 없다. 이러한 비밀 경로의 생성을 막기 위한 여러 연구가 다중 버전의 환경 및 제한된 버전의 환경 하에서 수행되어 왔다. 하지만 다중 버전에 기반한 기법은 상위 등급의 거래가 지나치게 오래된 버전의 자료를 읽을 뿐 아니라 버전 관리를 위하여 추가적인 부담이 요구된다는 단점이 있고, 제한된 버전에 기반한 기법은 항상 상위 등급 거래의 지연 및 철회를 강요한다는 단점이 있다. 본 논문에서는 제한된 버전 하에서 직렬화 가능성 그래프 검사 기법을 사용하여, 각 보안 등급간의 형평성을 높일 수 있는 비밀경로 생성 방지 기법을 제안한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.04a
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• pp.1515-1518
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• 2009

최적정규기저(Optimal Normal Basis)를 이용한 $GF(2^m)$상의 곱셈은 ECC(Elliptic Curve Cryptosystems: 타원곡선 암호시스템) 및 유한체 산술 연산의 하드웨어 구현에 적합하다는 것은 잘 알려져 있다. 본 논문에서는 최적정규기저의 하드웨어적 장점을 이용하여 합성체(Composit Field)상의 곱셈기를 제안하며, 기존에 제안된 합성체상의 곱셈기와 비교 및 분석한다. 제안된 곱셈기는 최적정규기저 타입 I, II의 대칭성과 가수의 중복성을 이용한 열벡터의 재배열에 따른 XOR 연산의 재사용으로 낮은 하드웨어 복잡도와 작은 지연시간을 가진다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.4
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• pp.94-104
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• 2008

In this paper, we propose a new architecture of multiplier-and-accumulator (MAC) for high speed multiplication and accumulation arithmetic. By combining multiplication with accumulation and devising a hybrid type of carry save adder (CSA), the performance was improved. Since the accumulator which has the largest delay in MAC was removed and its function was included into CSA, the overall performance becomes to be elevated. The proposed CSA tree uses 1's complement-based radix-2 modified booth algorithm (MBA) and has the modified array for the sign extension in order to increase the bit density of operands. The CSA propagates the carries by the least significant bits of the partial products and generates the least significant bits in advance for decreasing the number of the input bits of the final adder. Also, the proposed MAC accumulates the intermediate results in the type of sum and carry bits not the output of the final adder for improving the performance by optimizing the efficiency of pipeline scheme. The proposed architecture was synthesized with $250{\mu}m,\;180{\mu}m,\;130{\mu}m$ and 90nm standard CMOS library after designing it. We analyzed the results such as hardware resource, delay, and pipeline which are based on the theoretical and experimental estimation. We used Sakurai's alpha power low for the delay modeling. The proposed MAC has the superior properties to the standard design in many ways and its performance is twice as much than the previous research in the similar clock frequency.

• Korean Journal of Cognitive Science
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• v.18 no.2
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• pp.159-178
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• 2007

Lee & Kang (2002) showed that simultaneous phonological rehearsal significantly delayed the performance of multiplication but not subtraction, whereas holding an image in the memory delayed subtraction but not multiplication. This result indicated that arithmetic function is related to working memory in a subsystem-specific manner. The aim of the current study was to examine the neural correlates of previous finding using fMRI. For this goal, dual task conditions that required suppression or no suppression were manipulated. In general, several areas were more activated in the interference conditions than in the less interference conditions, although both conditions were dual condition. More important finding is that the specific areas activated in the phonological suppression rendition were right inferior frontal gyrus, left angular, and inferior parietal lobule, while the areas activated in the other condition were mainly in the right superior temporal gyrus and anterior cingulate gyrus. Furthermore, the areas activated in the phonological or visual less suppression condition were right medial frontal gyrus, left middle frontal gyrus, and bilateral medial frontal gyri, anterior cingulate cortices, and parahippocampal gyri, respectively. These results revealed that sharing the processing code invokes interference, and its neural basis.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.12 no.2
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• pp.45-52
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• 2002

In this contributions, we propose a new MSB(most significant bit) algorithm based on AOP(All One Polynomial) and two parallel semi-systolic architectures to computes $AB^2$over finite field $GF(2^m)$. The proposed architectures are based on standard basis and use the property of irreducible AOP(All One Polynomial) which is all coefficients of 1. The proposed parallel semi-systolic architecture(PSM) has the critical path of $D_{AND2^+}D_{XOR2}$ per cell and the latency of m+1. The modified parallel semi-systolic architecture(WPSM) has the critical path of $D_{XOR2}$ per cell and has the same latency with PSM. The proposed two architectures, PSM and MPSM, have a low latency and a small hardware complexity compared to the previous architectures. They can be used as a basic architecture for exponentiation, division, and inversion. Since the proposed architectures have regularity, modularity and concurrency, they are suitable for VLSI implementation. They can be used as a basic architecture for algorithms, such as the Diffie-Hellman key exchange scheme, the Digital Signature Algorithm(DSA), and the ElGamal encryption scheme which are needed exponentiation operation. The application of the algorithms can be used cryptosystem implementation based on elliptic curve.

• Journal of KIISE:Computer Systems and Theory
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• v.28 no.11
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• pp.581-591
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• 2001

We consider some problems of remote file accesses of multiple clients in mobile computing environments. In this environment, user mobility affects file access latency. Mobile hosts have severe resource constraints in terms of limited size of non-volatile storage. Thus, the burden of computation and communication load raise file access latency. In this paper, we propose a scheme for reducing the file access latency through the file migration. The objective is to minimize of file accesses for all mobile hosts which delivering the file to clients as quickly as possible. We develope an on-demand scheme which determines when the file server should migrate files to another server, or when it should transfer files to mobile hosts. Using simulation, we examine the effects which parameters such as file access frequency, file size, mobility rate have on file system access latency. Through simulation results, we show that our proposed migration scheme is effective in reducing the access latency on the requested file of a mobile host with high access rate and low mobility.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.12B
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• pp.1967-1978
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• 2000

본 논문에서는 실행 시에 긴명령어를 구성하는 각 단위 명령어를 독립적으로 스케줄링할 수 있는 EIS 프로세서 구조를 제안하였다. 단위 명령어별 독립적인 수행을 위해서, EIS 프로세서 구조는 여러 개의 연산처리기와 스케줄러의 쌍으로 구성된다. EIS 프로세서 구조내의 모든 스케줄러는 독립적으로 자료종속성이나 자원충돌 여부를 검사하여 단위 명령어를 실행할지 혹은 다음 파이프라인 사이클동안 실행을 지연시킬지를 결정한다. 또한 EIS프로세서용 목적코드는 단위 명령어들간 동기화를 위해서 모든 단위 명령어에 종속성정보를 삽입하는 특징을 지닌다. 즉, EIS 프로세서 구조는 긴명령어내의 각 단위 명령어를 독립적으로 실행시킬 수 있으므로 기존의 VLIW 프로세서 구조나 SVLIW 프로세서 구조에서의 실행지연 시간을 제거할 수 있다. 시뮬레이션을 통해서도 EIS 프로세서 구조의 실행사이클이 VLIW 프로세서 구조나 SVLIW 프로세서 구조에서의 경우보다 더 빠름을 입증할 수 있었다. 특히 실수 명령어 분포가 높은 프로그램에서 EIS 프로세서에서의 실행사이클이 다른 프로세서 구조의 경우에 비하여 현저하게 줄어드는 것을 확인할 수 있었다.

• Proceedings of the IEEK Conference
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• 1999.11a
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• pp.380-383
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• 1999

본 논문은 Booth 알고리즘을 사용하는 새로운 VQB제산기를 제안한다. 본 논문은 Macsorley의 제산 알고리즘에 기본 원리가 같은 제곱근 알고리즘을 추가하였으며, 이를 VQB 알고리즘이라고 명명하였다. 본 논문은 VQB 제산기의 두 가지 설계를 구현하였다. 하나는 계수를 사용하지 않는 설계 (A) 이며, 둘은 [1/2, 2]의 계수군을 사용하는 설계 (B)이다. 설계 (A)는 순환할때마다 2.54 비트의 부분 몫을 결정하며 설계 (B)는 2.74 비트를 결정한다. 본 논문은 VQB 제산기의 성능지표를 좌우하는 제곱근을 위주로 하여 SRT 제산기와의 비교를 시도하였다. VQB 는 처리량과 설계 노력 면에서 SRT를 앞서며, 면적과 임계지연 면에서는 SRT와 서로 견줄만한 수준이다. 표준셀 0.35㎛ CMOS 공정으로 구현될 때, 설계 (A)의 임계지연은 9.69㎱ 이며, 설계 (B)는 11.05㎱이다.

• Proceedings of the KIEE Conference
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• 2015.07a
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• pp.493-494
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• 2015

전원설비 투자계획은 주어진 기간 하에서 최적 발전기 투입용량 및 시기를 결정하는 문제이다. 전원설비의 준공일정은 다양한 사회적 요인의 영향으로 불확실성에 노출되어 있다. 본 논문에서는 전원설비 준공 불확실성을 고려한 전원설비 계획 문제를 제시한다. 발전설비의 준공지연 불확실성은 이산 확률론적 밀도함수를 갖는 확률변수로 표현된다. 최적화 문제에서 확률변수를 고려하기 위해 2단계 확률론적 계획법이 도입된다. 주문제-부문제로 분해된 최적화 문제는 쌍대함수 정보를 교환하는 반복연산을 수행하여 최적 전역해에 도달할 수 있다.