• ETRI Journal
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• 제7권4호
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• pp.11-14
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• 1985

바이폴라 소자로 구성된 회로가 양호한 특성을 갖기 위해서는 개별 소자의 동작 속도, 집적도 및 전력 소비 특성이 좋아야 한다. 그런데 지금까지 주로 사용해온 기존의 SBC 바이폴라 트랜지스터로는 이들 특성을 개선하는 데는 한계가 있었다. 일반적으로 바이폴라 트랜지스터는 면적이 줄어듦에 따라 이들 특성이 개선되므로 본 연구에서는 SBC 방법과는 다른 PSA 공정 방법을 개발하였다. 즉, 소자 격리에서의 종래의 PN 접합에 의한 방법과 다른 산화막에 의한 방법을 도입하였고 또한 에미터, 베이스 사이의 거리를 최소로 줄이기 위하여 다결정 실리콘에 의한 polysilicon self-align 방법으로 에미터 및 베이스를 형성시켰다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2011년도 추계학술발표대회
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• pp.12.1-12.1
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• 2011

최근 p-type 결정질 실리콘 태양전지의 광열화현상(light induced degradation)에 대한 관심이 높아지면서, 이를 해결하기 위한 많은 연구들이 수행되고 있다. 본 연구에서는 LID 현상을 원천적으로 제거 할수 있는 n-type 기판을 이용하여, 상업적으로 양산화 가능한 공정을 도입하고, 시뮬레이션을 통하여 고효율화 방안을 제시하고자 한다. 이를 위해 일반적인 p-type 결정질 실리콘 태양전지 제작 공정을 사용하여 알루미늄이 도핑된 후면 에미터 구조의 n-type 결정질 실리콘 태양전지를 제작하였으며, PC1D 시뮬레이션을 통해서 n+/n/p+구조의 n-type 결정질 실리콘 태양전지의 에너지 변환 효율 향상을 위한 방안을 제시하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1221_1222
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• 2009

다결정질 실리콘 웨이퍼의 도핑깊이, 도핑농도, 전면 재결합 속도, 면저항은 태양전지의 효율을 결정하는데 중요한 요소이다. 태양전지의 높은 효율을 얻기 위해 PC1D를 이용하여 태양전지의 에미터 도핑 깊이와 농도, 에미터 면저항, 전면 재결합 속도를 조절해 보았다. 그 결과로 최적화된 요소들은 peak doping $10^{18}cm^{-3}$, depth factor $0.5{\mu}m$, front recombination velocity $10^2cm/s$, sheet resistance $50{\Omega}/{\square}$를 얻을 수 있었다. 최적화 과정을 통하여 우리는 peak doping과 면저항이 높은 효율을 얻기 위한 중요한 요소가 된다는 사실을 알 수 있었다. 본 논문에서는 더 자세한 시뮬레이션 요소값과 그들이 태양전지에 미치는 영향에 대해 알아보고자 한다.

• 조명전기설비학회논문지
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• 제14권2호
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• pp.43-45
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• 2000

본 연구에서는 BICMOS 공정으로 제조된 바이폴라 프렌지스터의 SPICE 잡음 파라미터 추출방법을 제시하였다. 기하학적 분석요로부터 $K_f$ 값이 에미터 면적에 반비례하고 있음을 보였다. 그리고 $K=0.8\times10_{-20}, A_f=2, \alpha=1$ 값이 추출되었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.621-621
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• 2013

ZnO는 수열합성법을 사용하여 저비용으로 일차원 형태의 잘 정렬된 nanowire의 제작이 가능하며 높은 화학적, 열적 안정성을 가져 전계 방출 소자로써 많은 연구가 진행되고 있다. 본 연구는 수열합성법에 사용되는 ZnO 전구체(Zinc Nitrate, HMTA, PEI & Ammonium Chloride), 안정제(Ethanolamine)의 농도에 따른 ZnO의 형상 변화와 이에 따른 전계방출 특성을 비교 분석하였다. 전구체의 농도 변화에 따라 ZnO Film, Rod, Tip과 같은 형상 변화를 확인 할 수 있었으며, 안정제를 사용함으로써 고종횡비를 가지는 ZnO Tip을 제작하였다. 제작된 ZnO 에미터의 전계방출특성을 고진공 챔버에서 측정하였고, 에미터 형상이 전계방출에 미치는 영향을 비교 분석하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 추계학술대회 논문집 전기물성,응용부문
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• pp.74-76
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• 2005

수평형 에미터 스위치트 사이리스터(Lateral Emitter Switched Thyristor, LEST)의 고전압 전류 포화 특성을 위한 새로운 보호회로가 제안하였으며 성공적으로 제작 및 측정하였다. LEST의 부유(浮遊, floating) n+ 전압이 보호 MOSFET의 문턱 전압 보다 커지면 보호 회로는 LEST의 동작 모드를 regenerative 상태에서 non-regerative 상태로 전환시킨다. 일반적인 LEST의 전압 전류 포화 특성이 17 V로 제한되는 것에 비해 제안된 회로와 결합된 LEST는 200V 이상의 고전압 전류 포화 특성을 보였으며, Hard Switching Fault(HSF) 단락 회로 상황에서도 $10{\mu}s$ 이상 견디는 단락 회로 유지 능력을 보였다.

• 한국군사과학기술학회지
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• 제9권1호
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• pp.99-108
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• 2006

In this paper, we analyzed the characteristics of emitter geolocation coverage area within which the emitter lies with a specified probability based on the LOBs(Line of Bearing) of sensors. Stansfield and MSD algorithms were applied to calculate BPE(Best Point Estimate), EEP(Elliptical Error Probable) and CEP(Circular Error Probable), They used the weighting factors composed of ${\sigma}_{Phi}$ (bearing error), QF(quality factor), $P_{e}$ (probability being inside) to optimize the performance. The characteristics of EEP was investigated in the change of them and those of CEP was analyzed based on the deployment of sensors.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2009년도 추계학술대회 논문집
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• pp.355-358
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• 2009

This paper presents the technology of selective emitter for high efficiency crystalline silicon solar cell. The effect of selective emitter is analyzed by using the simulation program for solar cell, PC1D. The selective emitter shows better spectral response in short wavelength regions compared to homogeneous emitter. Therefore, the efficiency of solar cell with selective emitter can be improved by changing the sheet resistance from 60 $\Omega/\square$ to 120 $\Omega/\square$. In addition, the power loss of solar cell can be minimized by optimizing width and gap of the finger electrodes on the selective emitter.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.407-407
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• 2011

태양전지에서 Fill Factor를 저하시키는 직렬저항의 성분들은 베이스저항, 에미터 저항, contact 저항, finger 저항, busbar 저항 등이 있다. 각각의 저항 성분은 전극의 width및 height, 그리고 전극과 전극 사이의 spacing을 가변함에 따라 각기 다른 값을 나타내는데, 낮은 직렬저항 값을 달성하기 위해 전극의 면적을 크게 하는 것이 바람직하지만, 이는 cell의 shading loss를 증가시켜 cell의 JSC를 저하시킨다. 그러므로 cell의 면적과 전면 에미터의 면저항을 고려하여 shading loss와 직렬저항을 최소화 하는 최적의 전면 전극의 설계가 중요하다. 본 논문에서는 시뮬레이션을 통해 전면 전극의 height, spacing 및 width를 가변하여 1 by 1, 2 by 2, 3 by 3의 cell 면적에서의 전면 전극의 설계를 최적화 하였다. 시뮬레이션 결과 각각의 cell면적에서 단위면적당 저항 값이 500 $m{\Omega}$ 이하, shading loss가 4% 미만인 전극을 설계하였다.

• 한국컴퓨터정보학회논문지
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• 제5권4호
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• pp.102-105
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• 2000

외부 베이스 표면에 형성되는 표면 재결합 상태의 불안정성을 개선하기 위해 에미터 ledge 구조로 제작된 InGaP/GaAs HBT의 신뢰도 측정을 위해 고온에서 오랜 시간동안 정전류 스트레스를 인가하였다. 553K, 533K, 513K에서 콜렉터 전류 24㎃로 스트레스를 인가해 전류이득의 열화를 관찰하였다. 그 결과 EA＝1.97eV, WTTF＝4.8$\times$108시간(14$0^{\circ}C$)을 구하였다. InGaP/GaAs HBT의 열화 원인은 베이스 도펀트인 C의 확산으로 추정된다.