개선된 조건 합 가산기를 이용한 $54{\times}54$ -bit 곱셈기의 설계
(Design of a $54{\times}54$ -bit Multiplier Based on a Improved Conditional Sum Adder)
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- 대한전자공학회논문지SD
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- 제37권1호
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- pp.67-74
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- 2000