• 한국콘텐츠학회논문지
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• 제16권3호
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• pp.91-101
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• 2016

본 논문은 MLC 타입 낸드 플래시 메모리의 오류 정정을 위한 병렬 BCH 복호기 설계를 제안한다. 제안된 BCH 복호기는 다중 바이트 병렬 연산을 지원한다. 병렬 계수 증가에 따른 회로 크기 증가폭을 줄이기 위해, LFSR 기반 병렬 신드롬 생성기 구조를 적용하였다. 제안된 BCH 복호기는 VHDL을 이용하여 합성되었고, Xilinx FPGA를 이용하여 동작을 검증하였다. 검증 결과 제안된 신드롬 생성기는 기존 바이트-단위의 병렬 신드롬 생성기에 비해 성능을 2.4배 증가시켰다. GFM 방식의 병렬 신드롬 생성기와 비교하여, 동작 완료에 따른 사이클 수는 동일하나, 회로 크기는 1/3 이하로 감소됨을 확인하였다.

• 한국전자통신학회논문지
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• 제13권2호
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• pp.333-340
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• 2018

본 논문은 병렬 CRC 생성 방식을 적용한 BCH 코드 복호기를 소개한다. 기존에 사용되는 병렬 신드롬 생성기로 LFSR(: Linear Feedback Shift Register)을 변형한 방식을 사용하면 짧은 길이의 코드에 적용하는 데 많은 면적을 차지한다. 제안하는 복호기는 짧은 길이 코드워드의 복호화를 위해 병렬 CRC(: Cyclic Redundancy Check)에서 체크섬을 계산하는 데 사용되는 방식을 활용하였다. 이 방식은 병렬 LFSR과 비교해 중복된 xor연산을 제거해 최적화된 조합회로로 크기가 작고 짧은 전파지연을 갖는다. 시뮬레이션 결과 기존 방식 대비 최대 2.01ns의 지연시간 단축 효과를 볼 수 있다. 제안하는 복호기는 $0.35-{\mu}m$ CMOS 공정을 이용하여 설계하고 합성되었다.

• 대한전자공학회논문지SP
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• 제47권3호
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• pp.23-31
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• 2010

모바일 영상 서비스와 센서 네트워크와 같은 저전력, 저복잡도의 비디오 부호기를 필요로 하는 분야의 수요가 증대됨에 따라 프레임간의 상관성을 이용하지 않고 압축함으로써 낮은 복잡도로도 높은 압축률을 얻을 수 있는 분산 비디오 코딩에 대한 연구가 활발하게 진행되고 있다. 분산 비디오 코딩에서 부호기는 오류정정 부호기를 이용하여 원래 영상보다 압축된 형태의 신드롬을 생성한다. 반면, 복호기에서는 원본 영상을 추정하고 부호기에서 만들어진 신드롬을 이용하여 추정한 원본 영상의 오류를 정정한다. 이 때, 추정된 원본 영상을 보조 정보라 하며, 보조 정보는 원본 영상이 가상의 상관 채널을 통해 얻어진 영상이라 해석할 수 있다. 분산 비디오 코딩의 성능 향상을 위해서는 오류 정정 복호기와 최적 복원과정의 성능향상이 필요하며, 두 과정 모두 가상의 상관 채널의 정확도에 영향을 받는다. 본 논문에서는 오류 정정 복호기와 복원과정에서 최적의 입력값을 예측하기 위하여, 상관 채널의 구성 파라미터의 정확한 추정을 위한 효과적인 알고리즘들을 제안한다. 일반적으로 상관 채널은 라플라시안 분포로 모델링 되는데, 이 분포와 실제 채널 측정값과의 자승오류를 최소화 하는 알고리즘인 최소자승법 및 복잡도를 낮춘 변형된 알고리즘을 제안하였다. 또한, 신뢰구간 설정으로 기존의 채널 파라미터 추정 알고리즘을 사용할 때 오류를 줄이는 방법을 제안하였다. 제안된 알고리즘으로 Mother 영상과 Foreman 영상에서 각각 최대 PSNR이득 1.8 dB와 1.1 dB를 얻었으며, 특히 상관도가 낮은 영역에서 더 효과적인 성능 개선을 보인다.

• 한국정보통신학회논문지
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• 제8권1호
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• pp.170-178
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• 2004

본 논문에서는 Modified Euclid 알고리즘을 이용하여 고속의 Reed-Solomon 복호기를 설계하였다. Reed-Solomon 부호의 복호 알고리즘은 오증을 계산하고, 에러 위치 다항식을 구한 후, 에러를 판단하여, 에러 크기 값을 구하는 4단계로 이루어지는데, 본 논문에서는 복호기의 속도를 증가시키고 Latency를 줄이기 위하여 병렬구조의 신드롬 생성기와 빠른 클록 속도의 Modified Euclid 알고리즘 블록을 사용하였으며, Chien Search 블록에서는 에러 위치 다항식을 짝수항과 홀수항으로 나누어 설계하였다. 먼저, 알고리즘과 회로의 동작을 확인하기 위해 C++로 프로그램을 작성하여 검증을 한 후, 이를 바탕으로 Verilog로 하드웨어를 기술하였다. 또한, 각 블록에 대한 로직 시뮬레이션을 거친 후, $.25{\mu}m$ CMOS 라이브러리를 이용하여 Synopsys사의 합성 툴로 합성을 하고, 최종적으로 후반부 설계인 레이아웃을 시행하였다. 본 논문의 칩은 최대 동작 주파수가 250MHz로서 최대 데이터 전송률은 1Gbps이다.