• Defense and Technology
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• no.9 s.175
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• pp.10-19
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• 1993

주요 선진국들은 21세기 신기술 조류에 대처하기 위해 자국의 두뇌집단을 최대한 활용하여 미래의 신기술, 신상품 개발에 전략적으로 대응하고 있습니다 또한 국제환경은 지역 이기주의에 바탕을 둔 경제 블록화와 신 GATT 체제하의 경제질서를 형성하며 기술보호 장벽을 높여가고 있습니다 이에 전략적으로 대응하기 위해서 우리는 민수.방산 공용기술개발의 Spin-off효과를 극대화 시키면서, 현재 추진되고 있는 신경제계획과 연계된 국방연구개발의 전략적 추진을 전개해야 합니다

• ICROS
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• v.1 no.3
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• pp.52-61
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• 1995

본 고에서는 진화계산의 동작 원리와 이론적 기반에 대해 살펴봄으로써 그 원리를 이해하고 앞으로의 응용가능성에 대하여 고찰하고자 한다. 이를 위해 먼저 대부분의 진화 알고리즘에 공통되는 기본 구성 요소와 계산절차를 기술하고, 진화 알고리즘을 이용하여 특정문제를 풀고자 할 때 고려할 사항에 대하여 기술한다. 다음에는 간단한 응용 문제를 예로 들어 이 문제에 진화 알고리즘을 적용하고 그 동작과정을 추적함으로써 실제 적용에 있어서의 여러 가지 결정사항과 그 수행과정을 구체적으로 살펴본다. 또한 진화 알고리즘의 이론적 배경을 이해하기 위해 스키마와 빌딩 블록 그리고 스키마 정리에 대해서 알아본다. 마지막으로 진화계산방식과 다른 지능적 계산 기술들과의 융합 가능성의 예로서, 유전 프로그래밍에 의한 신경망 구조의 설계 및 학습에 대하여 살펴본다.

• Proceedings of the IEEK Conference
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• 1999.06a
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• pp.460-463
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• 1999

In this paper, we proposed an block-based evolvable neural network(BENN). The BENN can optimize it＇s structure and weights simultaneously. It can be easily implemented by FPGA whose connection and internal functionality can be reconfigured. To solve the local minima problem that is caused gradient descent learning algorithm, genetic algorithms are applied for optimizing the proposed evolvable neural network model.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2003.09b
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• pp.155-161
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• 2003

출입국 관리 절차를 간소화하는 방안의 하나로 퍼지 신경망을 이용한 여권 인식 시스템을 제안한다. 제안된 여권 인식 방법은 소벨 연산자와 수평 스미어링, 윤곽선 추적 알고리즘을 적용하여 코드의 문자열 영역을 추출한다 여권의 문자열 영역은 OCR 문자 서체로 구성되어 있고, 명도 차이가 다양하게 나타난다. 따라서 추출된 문자열 영역을 블록 이진화와 평균 이진화를 각각 수행하고 그 결과들을 AND 비트 연산을 취하여 적응적으로 이진화한다. 이진화된 문자열 영역에 대해서 개별 코드의 문자들을 복원하기 위하여 CDM(Conditional Dilation Morphology) 마스크를 적용한 후, 역 CDM마스크와 HEM(Hit Erosion Morphology)마스크를 적용하여 잡음을 제거한다 잡음이 제거된 문자열 영역에 대해 수직 스미어링을 적용하여 개별 코드의 문자를 추출한다. 추출된 개별 코드의 인식은 퍼지 ART 알고리즘을 개선하여 RBF 네트워크의 중간층으로 적용하는 퍼지 RBF 네트워크와 개선된 퍼지 ART 알고리즘과 지도 학습을 결합한 퍼지 자가 생성 지도 학습 알고리 즘을 각각 제안하여 여권의 개별 코드 인식에 적용한다. 제안된 방법의 성능을 확인하기 위해서 실제 여권 영상을 대상으로 실험한 결과, 제안된 추출 및 인식 방법이 여권 인식에서 우수한 성능이 있음을 확인하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2022.11a
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• pp.8-9
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• 2022

최근 VVC(Versatile Video Coding) 표준 완료 이후 JVET(Joint Video Experts Team)에서는 NNVC(Neural Network-based Video Coding) EE(Exploration Experiment)를 통하여 화면내 예측을 포함한 신경망 기반의 부호화 기술들을 탐색하고 검증하고 있다. 본 논문에서는 VVC 에 채택되어 있는 다중 변환 선택(MTS: Multiple Transform Selection)에 따라서 적절한 예측 블록을 선택할 수 있는 TDIP(Transform-Dependent Intra Prediction) 모델을 제안한다. 실험결과 제안기법은 VVC 의 AI(All Intra) 부호화 환경에서 VTM(VVC Test Model) 대비 Y, U, V 에 각각 0.87%, 0.87%, 0.99%의 BD-rate 절감의 비디오 부호화 성능 향상을 보였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2022.05a
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• pp.572-575
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• 2022

최근 데이터의 불변성에 의하여 NFT와 같은 블록체인 기술이 각광받고 있으며, 그에 따라 스마트 계약의 사용량 또한 증가하는 추세이다. 하지만 스마트 계약에 다양한 보안 취약점이 존재하며 배포 후에는 수정을 할 수 없는 스마트 계약 특성상 사전에 해당 취약점을 탐지하는 기술의 중요성이 대두되고 있다. 따라서 본 논문에서는 인공신경망 기반의 스마트 계약의 취약점을 탐지하는 기법 연구 동향에 대하여 알아본다.

• Annual Conference on Human and Language Technology
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• 2021.10a
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• pp.423-426
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• 2021

본 논문은 전역 스타일 토큰(Global Style Token)을 기준으로 하여 감정의 세기를 조절할 수 있는 방법을 소개한다. 기존의 전역 스타일 토큰 연구에서는 원하는 스타일이 포함된 참조 오디오(reference audio)을 사용하여 음성을 합성하였다. 그러나, 참조 오디오의 스타일대로만 음성합성이 가능하기 때문에 세밀한 감정 조절에 어려움이 있었다. 이 문제를 해결하기 위해 본 논문에서는 전역 스타일 토큰의 레퍼런스 인코더 부분을 잔여 블록(residual block)과 컴퓨터 비전 분야에서 사용되는 AlexNet으로 대체하였다. AlexNet은 5개의 함성곱 신경망(convolutional neural networks) 으로 구성되어 있지만, 본 논문에서는 1개의 신경망을 제외한 4개의 레이어만 사용했다. 청취 평가(Mean Opinion Score)를 통해 제시된 방법으로 감정 세기의 조절 가능성을 보여준다.

• Journal of IKEEE
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• v.22 no.1
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• pp.38-45
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• 2018

An integrated cryptographic processor that efficiently integrates ARIA, AES block ciphers and Whirlpool hash function into a single hardware architecture is described. Based on the algorithm characteristics of ARIA, AES, and Whirlpool, we optimized the design so that the hardware resources of the substitution layer and the diffusion layer were shared. The round block was designed to operate in a time-division manner for the round transformation and the round key expansion of the Whirlpool hash, resulting in a lightweight hardware implementation. The hardware operation of the integrated ARIA-AES-Whirlpool crypto-processor was verified by Virtex5 FPGA implementation, and it occupied 68,531 gate equivalents (GEs) with a 0.18um CMOS cell library. When operating at 80 MHz clock frequency, it was estimated that the throughputs of ARIA, AES block ciphers, and Whirlpool hash were 602~787 Mbps, 682~930 Mbps, and 512 Mbps, respectively.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.6 no.3
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• pp.427-433
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• 2002

This paper describes a design of cryptographic processor that implements the AES(Advanced Encryption Standard) block cipher algorithm "Rijndael". To achieve high throughput rate, a sub-pipeline stage is inserted into the round transformation block, resulting that the second half of current round function and the first half of next round function are being simultaneously operated. For area-efficient and low-power implementation, the round block is designed to share the hardware resources in encryption and decryption. An efficient scheme for on-the-fly key scheduling, which supports the three master-key lengths of 128-b/192-b/256-b, is devised to generate round keys in the first sub-pipeline stage of each round processing. The cryptoprocessor designed in Verilog-HDL was verified using Xilinx FPGA board and test system. The core synthesized using 0.35-${\mu}{\textrm}{m}$ CMOS cell library consists of about 25,000 gates. Simulation results show that it has a throughput of about 520-Mbits/sec with 220-MHz clock frequency at 2.5-V supply.-V supply.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.15 no.9
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• pp.1993-1999
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• 2011

This paper describes a design of area-efficient/low-power cryptographic processor for HIGHT block cipher algorithm, which was approved as standard of cryptographic algorithm by KATS(Korean Agency for Technology and Standards) and ISO/IEC. The HIGHT algorithm, which is suitable for ubiquitous computing devices such as a sensor in USN or a RFID tag, encrypts a 64-bit data block with a 128-bit cipher key to make a 64-bit cipher text, and vice versa. For area-efficient and low-power implementation, we optimize round transform block and key scheduler to share hardware resources for encryption and decryption. The HIGHT64 core synthesized using a 0.35-${\mu}m$ CMOS cell library consists of 3,226 gates, and the estimated throughput is 150-Mbps with 80-MHz@2.5-V clock.