• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.60-62
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• 1999

미세 회로 기술의 발전은 단일 칩에 집적될 수 있는 트랜지스터의 수를 지속적으로 증가시키고 있으며 이에 따라 설계의 복잡도 역시 크게 증가하고 있다. 이러한 설계 복잡도의 증가는 여러 기능 블록이 IP(Intellectual Property) 형태로 독립적으로 설계되어서 이들의 조합으로 새로운 시스템을 구성하는 시스템 온 칩(System On a Chi)과 같은 새로운 시스템 설계 방법에 대한 요구를 증가시키고 있다.[1]. 이런 시스템 온 칩에 사용될 메모리 시스템 역시 기존의 표준화된 메인 메모리 이 외에 각각의 다양한 응용에 적합한 맞춤형(Application Specific Standard Products) 내장 메모리 시스템 구조에 대한 필요성이 대두되고 있다. 이와 같이 특정 응용에 적합한 메모리 시스템을 설계할 수 있는 기본 정보를 제공해 주는 것이 필수적이다. 또한 이러한 정보에 따라 설계된 메모리 시스템에 대한 성능 평가할 환경도 함께 요구된다. 본 연구에서는 다양한 응용의 메모리 참조 특성을 분석하고 특성화하기 위하여 캐쉬 파라메터의 변화에 따른 캐쉬 접근 실패의 분포, 메모리 접근 영역의 분포, 참조 사이에 있는 유일한 참조의 수의 분포 등 다양한 정보를 제공해 주는 환경을 구축하였다.

• Proceedings of the Korea Multimedia Society Conference
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• 2012.05a
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• pp.323-324
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• 2012

본 논문에서는 효과적인 시스템 온 칩을 구성하는 방법을 제안하였다. 제안한 방법은 이전의 방법에 비해 좀 더 콤팩트하고 효과적이었으며, 높은 수행시뮬레이션을 요구하며 하드웨어/소프트웨어 통합설계 툴을 사용하여 규격화된 적절함을 요구하였다. 시스템 인터페이스처럼 이미 존재하고 있는 부품의 재사용은 지원하지만, 작업 이후에는 단지 하드웨어/소프트웨어 통합설계 툴의 프로그램에 의해 수행되어지는 특성이 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.553-555
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• 2004

SoC 분야에서 온 칩 버스는 전체 시스템의 성능을 결정하는 중요한 요소이다. 이에 따라 최근 ARM 사에서는 고성능 온 칩 버스 구조인 ML(Multi-Layer) AHB 버스를 제안하였다. ML AHB 버스는 저전력 임베디드 시스템에 적합한 버스 구조로써 현재 널리 사용되고 있다. 하지만, 고가이기 때문에 ADK(AMBA$^{TM}$ Design kit) 구매에 대한 부담이 적지 않다. 본 논문은 ML AHB의 버스 구조인 버스 매트릭스 구현 및 ADK에서 제공되지 않는 테스트 환경 즉, Protocol Checker 및 Performance Monitor Module 구현에 관한 것이다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.48 no.9
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• pp.40-49
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• 2011

Integrating massive components and low-power policies have been actively investigated for system-on-chip designs. But in recent years, finding the optimal interconnection structure among heterogeneous components has emerged as a critical system design issue. Therefore, various simulation tools to model interconnection designs are being developed and performance evaluation of simulation is reflected in the real design. But most of the simulation environments employ traffic generation based on the mathematical probability functions, and such traffic generation cannot fully cover for various situations that may be occurred in the real system. Therefore, the demand for traffic pattern generation based on real applications is increasing. However, there have been few simulators that adopt application-specific traffic generators. This paper proposes a novel traffic generation method in simulating various interconnection structures for multi-processor system-on-chip design. The proposed traffic generation method can generate traffic patterns that can reflect the actual characteristics of the application and evaluate the performance of an interconnection structure under more realistic circumstance than traffic patterns using mathematical probability functions. By comparing the differences between the proposed method and the one based on mathematical probability functions, this paper shows advantages of the proposed traffic generation method.

• Journal of KIISE:Computer Systems and Theory
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• v.35 no.7
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• pp.354-360
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• 2008

Power-related issues have become important considerations in current generation microprocessor design. One of these issues is that of elevated on-chip temperatures. This has an adverse effect on cooling cost and, if not addressed suitably, on chip reliability. In this paper we investigate the general trade-offs between temporal and spatial hot spot mitigation schemes and thermal time constants, workload variations and microprocessor power distributions. By leveraging spatial and temporal heat slacks, our schemes enable lowering of on-chip unit temperatures by changing the workload in a timely manner with Operating System (OS) and existing hardware support.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.3
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• pp.93-100
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• 2004

Test scheduling of SoC (System-on-a-chip) is very important because it is one of the prime methods to minimize the testing time under limited power consumption of SoC. In this paper, a heuristic algorithm, in which test resources are selected for groups and arranged based on the size of product of power dissipation and test time together with total power consumption in core-based SoC is proposed. We select test resource groups which has maximum power consumption but does not exceed the constrained power consumption and make the testing time slot of resources in the test resource group to be aligned at the initial position in test space to minimize the idling test time of test resources. The efficiency of proposed algorithm is confirmed by experiment using ITC02 benchmarks.

• Proceedings of the Korea Information Processing Society Conference
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• 2006.11a
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• pp.609-612
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• 2006

본 연구는 진단용 DNA 칩의 자동판독 시스템을 제안하는 것을 목적으로 한다. 일반적인 자동판독 시스템의 사양을 정의하고 그 구현방법을 제안하였다. 응용 예로서 자궁경부암 진단용 DNA 칩을 대상으로 GenePix 스캐너 프로그램 환경에 적용하였다. 영상획득은 GenePix 의 라이브러리를 사용하여 HTML 언어로 구현하였고, 영상의 판단과 보고서 생성은 Microsoft Visual C++ 6.0를 사용하여 COM 형태로 구현하였다. 결과 보고서는 한글 2002 문서에 환자 정보와 결과 정보 등에 해당하는 곳에 미리 정의된 표지문자열들을 삽입하여 템플릿을 만들었다. 판독 시스템은 템플릿을 읽어들여 처리 결과의 내용으로 표지문자열들을 치환하여 보고서를 생성하였다. 제안한 시스템을 통해서 스캐닝을 통한 영상획득, 영상읠 판독, 결과 보고서 생성으로 구성된 전체 판독과정이 사용자의 개입 없이 자동으로 처리될 수 있었다. 본 시스템은 기존에 수작업을 자동화여 판독 시간을 단축하고 판독 기준을 정량화하여 진단용 DNA 칩이 대량검사 활용되는 공헌할 것으로 기대된다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.4
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• pp.105-116
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• 2008

Today's System-on-a-Chip (SoC) is designed with reusable IP cores to meet short time-to-market requirements. However, the increasing cost of testing becomes a big burden in manufacturing a highly integrated SoC. In this paper, we propose an efficient test access mechanism that exploits an on/off-chip bus bridge for the Advanced High-performance Bus (AHB) and Peripheral Component Interconnect (PCI) bus. The test application time is considerably reduced by providing dedicated test stimuli input paths and response output paths, and by excluding the bus direction tumaround delays. Experimental results show that area overhead and testing times are considerably reduced in both functional and structural test modes. The proposed technique can be a lied to the other types of on/off-chip bus bridges.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.11
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• pp.83-93
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• 2014

It is a widespread concern that electrical interconnection based network-on-chip (NoC) will ultimately face the limitation in communication bandwidth, transmission latency and power consumption in the near future. With the development of silicon photonics technology, a hybrid optical network-on-chip (HONoC) which embraces both electrical- and optical interconnect, is emerging as a promising solution to overcome these problems. Today's leading edge systems-on-chips (SoCs) comprise heterogeneous many-cores for higher energy efficiency, therefore, extended study beyond regular topology based NoC is required. This paper proposes an energy and latency optimization topology design technique for HONoC taking into account the traffic characteristics of target applications. The proposed technique is implemented with genetic algorithm and simulation results show the reduction by 13.84% in power loss and 28.14% in average latency, respectively.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2010.05a
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• pp.775-778
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• 2010

본 논문에서는 초미세 패턴($24{\mu}m$ 이하의 선폭, $30{\mu}m$ 이하의 피치)을 가진 칩-온-필름(Chip-on-Film, COF)에 발생한 결함을 자동으로 검출할 수 있는 시스템을 제안한다. 개발된 시스템은 COF 패턴으로부터 대표적으로 발생하는 결함들, 즉 개방(open), 단락(hard short), mouse bite(near open) 및 near short(soft short)을 자동으로 신속히 검출할 수 있는 기술이 적용되어 있다. 특히 초미세 패턴의 경우, near open 및 near short과 같은 결함 검출이 불가능한 기존 검출시스템의 문제점을 극복한 기술이 제안되어 있다. 본 논문에서 제안하는 결함 검출 원리는 미세 선의 결함유무에 따른 저항 변화를 자동으로 검출하고, 그 미세한 변화를 좀 더 자세하게 판별하기 위해 고주파 공진기(resonator)를 적용하고 있다. 제안된 시스템은 미세 패턴을 가진 COF 제작 과정에서 발생한 결함을 신속히 검출할 수 있기 때문에 COF 불량 검사에 소요되는 많은 경비를 줄일 수 있으리라 기대한다.