• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 1998년도 추계학술대회 논문집
• /
• pp.5-8
• /
• 1998

기존의 바이폴라 논리회로에서 신호변환시 베이스 영역의 소수 캐리어를 빨리 제거 하기 위해서, 베이스 부분의 매몰충을 줄여서 npn트랜지스터의 베이스와 에피충과 기판사이에 병합 pnp 트랜지스터를 생성한 트랜지스터와 게이트 당 전달 지연 시간을 측정하기 위한 링-발진기를 설계, 제작하였다. 게이트의 구조는 수직 npn 트랜지스터와 기판과 병합 pnp 트랜지스터이다. 소자 시뮬레이션의 자료를 얻기 위하여 수직 npn 트랜지스터와 병합 pnp 트랜지스터의 전류-전압 특성을 분석하여 특성 파라미터를 추출하였다. 결과로서 npn 트랜지스터의 에미터의 면적이 기존의 접합넓이에 비해서 상당히 적기 때문에 에미터에서 진성베이스로 유입되는 캐리어와 가장자리 부분으로 유입되는 캐리어가 상대적으로 많기 때문에 이 많은 양은 결국 베이스의 전류가 많이 형성되며, 또 콜렉터의 매몰층이 거의 반으로 줄었기 때문에 콜렉터 전류가 적게 형성되어 이득이 낮아진다. 병합 pnp 트랜지스터는 베이스폭이 크고 농도 분포에서 에미터의 농도와 베이스의 농도 차이가 적기 때문에 전류 이득이 낮아졌다. 게이트를 연결하여 링-발진기를 제작하여 측정한 AC특성의 출력은 정현파로 논리전압의 진폭은 200mV, 최소 전달 지연시간은 211nS이며, 게이트당 최소 전달지연 시간은 7.26nS의 개선된 속도 특성을 얻었다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 1998년도 추계종합학술대회
• /
• pp.151-154
• /
• 1998

기존의 바이폴라 논리회로에서 신호변환시 베이스 영역의 소수 캐리어를 빨리 제거하기 위해서, 베이스 부분의 매몰층을 줄여서 npn트랜지스터의 베이스와 에피층과 기판사이에 병합 pnp 트랜지스터를 생성한 트랜지스터와 게이트 당 전달 지연 시간을 측정하기 위한 링-발진기를 설계, 제작하였다. 게이트의 구조는 수직 npn 트랜지스터와 기판과 병합 pnp 트랜지스터이다. 결과로서 npn 트랜지스터의 에미터의 면적이 기존의 접합넓이에 비해서 상당히 적기 때문에 에미터에서 진성베이스로 유입되는 캐리어와 가장자리 부분으로 유입되는 캐리어가 상대적으로 많기 때문에 이 많은 양은 결국 베이스의 전류가 많이 헝성되며, 또 콜렉터의 매몰층이 거의 반으로 줄었기 때문에 콜렉터 전류가 적게 형성되어 이득이 낮아진다. 병합 pnp 트랜지스터는 베이스폭이 크고 농도 분포에서 에미터의 농도와 베이스의 농도 차이가 적기 때문에 전류 이득이 낮아졌다. 게이트를 연결하여 링-발진기를 제작하여 측정한 AC특성의 출력은 정현파로 논리전압의 진폭은 200mV, 최소 전달 지연시간은 211nS이며, 게이트당 최소 전달지연 시간은 7.26nS의 개선된 속도 특성을 얻었다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (1)
• /
• pp.383-385
• /
• 1998

ISO에서 문서 교환에 대한 표준으로 제시된 SGML(Standard Generalized Markup Language)은 논문이나 보고서와 같이 내부적으로 복잡한 구조를 가지는 문서를 효과적으로 처리하기 위해 매우 융통성 있는 문법을 제공하고 있다. 이에 각 기업체나 행정기관에서는 기존의 전자 문서들을 SGML 문서로 변환하는 작업이 활발히 진행되고 있다. 따라서 문서의 논리적 구조에 기반한 검색에 대한 요구도 크게 증가하고 있다. 본 연구에서는 SGML 문서의 기본단위인 엘리먼트 단위의 검객과 문서의 논리적인 구조에 기반한 검색을 효율적으로 지원하는 인텍스를 설계하기 위해, K-ary 트리, 문서단위 구문트리와 엘리먼트단위 구문 트리의 3가지 방법에 대해 저장 시간, 삭제 시간, 검색 시간, 부가 저장 공간 측면에서 수학적 모델로서 성능평가를 수행한다.

• 컴퓨터교육학회논문지
• /
• 제11권1호
• /
• pp.23-32
• /
• 2008

본 논문에서는 논리회로 실험용 장비 사용법 및 실험 내용에 대한 교육용 멀티미디어 콘텐츠로 구성된 논리회로 가상실험실이 실제 실험 교육에 끼치는 교육효과를 조사하였다. 대학 저학년의 공학 실험의 경우, 실험 회로 및 실험 장비 사용법에 대한 사전 이해가 절실히 요구된다. 그러나 기존의 전통적인 실험환경에서는 실험 장비 사용법 교육의 경우, 장비에 대한 접근성이 제한되어 있고, 짧은 실험시간 내에 다양한 기능을 설명하기에는 많은 제약이 있으며, 실험회로의 다양한 동작에 대한 경험은 실제 실험에서나 가능한 문제점이 있다. 본 논문에서 구현한 논리회로 가상실험실에서는 실제 실험 전에 실습자에게 실제 실험과 같은 환경을 제공하여 사전에 실험 준비를 할 수 있도록 한다. 가상실험실을 활용한 집단과 그렇지 않은 집단인 30명 단위의 두 실험 집단에 대해 가상실험실의 교육효과를 조사한 결과, 가상실험실을 활용한 집단이 한 학기 실험과정에서 평균 8.2% 정도의 실험시간 단축을 보였다.

• 한국통신학회:학술대회논문집
• /
• 한국통신학회 1991년도 춘계종합학술발표회논문집
• /
• pp.202-206
• /
• 1991

• 전자공학회지
• /
• 제11권5호
• /
• pp.18-24
• /
• 1984

• 대한전자공학회논문지SD
• /
• 제38권1호
• /
• pp.79-85
• /
• 2001

본 논문에서는 시간제약 조건하에서 면적을 고려한 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 EDIF나 부울식의 불린 네트워크에서 궤환을 검출한 후 궤환이 있는 변수를 임시 입력변수로 분리하여 조합논리회로로 구성한다. 구성된 회로는 DAG 형식으로 표현한다. DAG에서 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드는 분할하지 않고 노드만을 복제(replication)하여 팬 아웃 프리트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 기존의 CPLD 기술 매핑 알고리즘으로 제안된 TEMPLA보다 적은 면적으로 회로를 구현하고, TMCPLD의 단점인 전체 수행 시간을 개선하기 위한 것이다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 결정한다. 각 노드가 가지고 있는 OR 텀수를 비용으로 하는 초기비용과 노드 병합 후 생성될 OR 텀수인 전체비용을 계산하여 CPLD를 구성하고 있는 CLB의 OR텀수보다 비용이 초과되지 않는 노드를 병합하여 매핑 가능한 클러스터를 구성한다. 매핑 가능 클러스터들 중에서 가장 짧은 다단의 수를 갖는 클러스터들을 선택하여 그래프 분할을 수행한다. 분할된 클러스터들은 콜랍싱(collapsing)을 통해 노드들을 병합하고, 주어진 소자의 CLB안에 있는 OR텀 개수에 맞게 빈 패킹(Bin packing)을 수행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 DDMAP에 비해 62.6%의 논리블록의 수가 감소되었고, TEMPLA에 비해 17.6% 감소되었다. TMCPLD와의 결과 비교는 조합논리 회로의 5개 회로만을 비교한 결과 4.7% 감소되었다. 이와같은 실험결과는 CPLD를 이용한 기술매핑에 상당한 효율성을 제공할 것으로 기대된다.

• 대한교통학회지
• /
• 제14권1호
• /
• pp.117-133
• /
• 1996

본 논문에서는 모호한 상황에서도 적절하게 대처하는 인간의 판단능력과 유사한 퍼지논리를 이용, 교차로 교통신호등의 최적현시를 결정하는 제어기를 구현하여 기존의 차량감응식 제어기(Vehicle Actuated Controller)와 고정주기식 제어기(Fixed Cycle Time) 및 그외의 구현 가능성 있는 제어기와 비교하여 성능이 우수한 알고리즘을 제시한다. 각 현시단계의 주기시간을 결정함에 있어 기존의 방식인 웹스터(Webster)식을 이용하는 방법보다는 상황에 맞는 현시순서를 퍼지 논리 알고리즘을 통해 선정하고, 불확실한 교통량변화에 적절하게 대응하는 퍼지최적주기시간을 결정하여 구성한 퍼지 최적현시제어기가 비교제어기에 비해 교통소통에 우수함을 보여주었다.

• 한국정보처리학회논문지
• /
• 제5권9호
• /
• pp.2435-2446
• /
• 1998

본 논문에서는 함수 논리 언어를 수행할 수 있는 데이터 플로우 표현 방법을 제시하고 함수 논리 언어의 각 결과 함수를 데이터플로우 그래프로 변환하는 방법에 대해 설명한다. 실행의 효율성을 높이기 위해 AND-병렬성을 위한 종속성 분석을 서브고울과 병행 수행하여 지연시간을 줄였으며, 함수 부분의 수행을 위해 병렬 감축을 사용하였다. RAP을 도입함으로써 발생하는 지연시간을 줄이기 위해 종속성 분석과 서브 고울을 병렬로 처리함으로써 CGE+ 표현 방식에 비해 효율적임을 보였다. 지능형 퇴각 검색을 도입하여 병렬 컴퓨터에서 효율적인 수행을 할 수 있도록 하였다.

• 전기전자학회논문지
• /
• 제8권1호
• /
• pp.22-32
• /
• 2004

본 논문에서는 Honghai Jiang에 의해 제안된 OVAG(Output value array graphs)를 기초로 MOVAG(Multi output value array graphs)를 이용한 다치논리함수의 구성방법을 제안하였다. D.M.Miller에 의해 제안된 MDD(Multiple-valued Decision Diagram)는 주어진 다변수의 함수에서 회로 설계까지 많은 처리시간과 노력이 요구되므로 본 논문에서는 MDD의 단점을 보완하여 데이터 처리시간의 단축과 적은 복잡도를 갖도록 MOVAG를 설계하였다. 또한 MOVAG의 구성 알고리즘과 입력행렬선정 알고리즘을 제안하고 T-gate를 사용하여 다치 논리 회로를 설계, 모의 실험을 통해 그 결과를 검증하였다.