온톨로지의 크기가 대형화됨에 따라, 온톨로지 내부 구조는 점점 복잡해지고 있다. 따라서 온톨로지 구축과정에서 발생하는 여러 가지 논리적 오류를 찾아내어 수정하는 것은 매우 어려운 작업이 되고 있다. Minerva[1]는 OWL로 작성한 온톨로지 중 논리적 오류를 갖는 개념들을 자동으로 탐지하고, 개념간의 계층 관계를 추론하기 위해 개발된 온톨로지 추론 엔진이다. Minerva를 포함한 대부분의 서술 논리 기반의 온톨로지 추론 엔진은 태블로 알고리즘(Tableau Algorithm)을 기반으로 동작한다. 태블로 알고리즘을 그대로 적용할 경우 시간 및 공간 복잡도가 상당히 높아지기 때문에 다양한 최적화 기법이 필요하다. 본 논문에서는 태블로 알고리즘을 사용하는 온톨로지 추론 엔진의 속도를 향상시키는 최적화 기법들을 제안한다. 제안한 기법들은 선행 연구로서 이미 개발된 온톨로지 추론엔진 Minerva에 적용되어 성능향상을 이끌어 내었다.
이 논문은 MOS 전류모드 논리 (MOS current-mode logic circuit, MCML) 회로를 이용하여 저 전력 특성을 갖는 8${\times}$8 비트 병렬 곱셈기를 설계하였다. 이 8${\times}$8 병렬 곱셈기는 제안한 MCML 구조의 전가산기와 기존의 전가산기를 이용하여 설계하였다. 설계한 곱셈기는 기존 곱셈기에 비해 전력소모에서 9.4% 감소하였으며, 전력소모와 지연시간의 곱에서 11.7%의 성능향상이 있었다. 이 회로는 삼성 0.35${\mu}m$ 표준 CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.
본 논문에서 게이트레벨 회로의 논리 최적화를 위한 논리적 redundancy조사를 가속화하는 새로운 방법을 제안한다. 게이트레벨 회로의 redundancy 조사문제는 테스트패턴 생성문제와 마찬가지로 유한상태 탐색문제로서, 그 실행시간이 탐색의 크기에 의존한다. 본 논문에서는 효율적인 탐색을 위해, '동적 head line'과 'mandatory 할당' 방법을 제안한다. 동적 head line은 redundancy조사과정에서 동적으로 변경되어, 탐색에서의 backtracking 수를 감소기키며, mandatory 할당은 불필요한 할당을 피할 수 있어 탐색의 크기를 줄인다. 특히 이들 방법은 기존의 테스트패턴 생성문제에서 사용한 방법과는 달리, 회로 최적화에 따른 회로의 변경에 영향을 받지 않고 사용된다. 또한, 이들 방법을 기존의 redundancy 조사시스템에 실현하여, 그 유효성을 보인다.
Logical Effort의 기법은 회로의 지연 값을 간단한 필산으로 신속하게 측정할 수 있는 기술이다. 이 기법은 설계 공정 시간을 절약하는 장점도 있지만 고정 지연이라는 설계조건에서 회로의 면적이나 전력의 최소화를 도출할 수 있는 논리 경로를 설계하는데 약점도 있다. 이 논문에서는 균형 지연 모형을 제안하고 이 방법을 기반으로 논리경로에서 전력-지연 효율성을 최적화하는 기법을 제안하고자 한다. 본 논문의 기법을 사용하여 8-input AND 게이트의 3가지 서로 다른 설계 회로를 모의 시험한 결과 기존 Logical Effort의 기법보다 약 40%정도 전력 소비의 효율성이 향상되었다.
본 논문에서는 이동물체의 움직임 추정을 위한 옵티컬 플로우(Optical Flow: OF)의 계산에 필요한 그레디언트(Gradient)의 연산 속도를 개선하고. OF와 에지의 논리연산에 의하여 이동물체의 움직임 정계를 추정할 수 있으며 잡음이 있는 영상에서도 이동물체를 추정할 수 있는 방법을 제안한다. 이것은 저레벨에서 OF와 에지를 논리 연산하므로써 불확실한 배경에서 이동물체를 식별하고 물체를 추적하는 방법으로 기존의 이동물체 추정 알고리즘을 간소화시킨 것이다. 또한, 그레디언트 연산속도를 개선한 본 논문의 방법 I과 방법 II를 이용하여 그레이레 벨값의 변화가 있는 영상에 대하여 시뮬레이션을 행하였다. 그레디언트 연산에 걸리는 전체적인 시간을 평균한 결과 방법 I 은 기존의 방법보다 12% 연산속도가 개선되었고, 방법 II는 37% 연산속도가 개선되었다.
본 논문에서는 작은 점유면적과 저 전력 소모 특성을 갖도록 CPL(Complementary Pass-Transistor Logic) 논리구조의 전가산기에 저 전압 스윙 기술을 적용하여 16$\times$16 비트 병렬 곱셈기를 설계하였다. 회로구성상 CPL 논리구조는 CMOS 논리구조에 비해 NMOS 트랜지스터만을 사용하기 때문에 작은 면적을 소비한다. 저 전압 스윙 기술은 회로에 공급되는 전압보다 낮은 전압 레벨에서 출력 동작을 하여 전력 소모를 감소시키는 기술이다. 본 논문에서는 전가산기의 출력 단에 사용되는 인버터에 저 전압 스윙 기술을 적용하여 저 전력 소모 특성을 갖는 16$\times$16 비트 병렬 곱셈기를 설계하였다 설계한 회로는 17.3%의 전력 소모 감소와 16.5%의 전력소모와 지연시간의 곱(Power Delay) 감소가 이루어졌다.
본 논문은 교통량이 변하는 복수 교차로망의 신호등 제어에 적합한 지능형 신호 제어기를 제안한다. 교차로망이란 하나의 교차로가 사방으로 연결된 교차로이다. 기존의 교차로 제어방법들은 주로 단일 교차로를 대상으로 연구가 수행되었다. 하지만 단일 교차로 제어는 현실의 교통 상황과는 차이가 있다. 본 논문에서는 교통량과, 녹색 신호시 교차로로 진입하는 차량수와 적색 신호동안 대기하는 차량수를 퍼지 제어의 입력변수로 사용하여, 현재 녹색 현시의 확장시간을 조정하는 퍼지 교통망 제어기를 개발한다. 제안된 방법은 기존의 교차로 신호 주기 제어 방법들과 시뮬레이션을 수행하여 비교하였다. 실험결과는 제안된 퍼지 논리 제어기가 기존의 방법들에 비하여 차량당 지체시간과 논문에서 제안된 비용함수 면에서 우수함을 보여준다.
"비가 오고 있다"는 문장이 나타내는 명제는 때때로 <비가 오고 있다> 그대로가 될 수 있는가? 아니면, 항상 시간 및 장소를 포함하는 <시간 t에, 장소 p에서 비가 오고 있다>인가? 이에 대한 논쟁은 영원주의(eternalism)와 일시주의(temporalism) 사이의 논쟁으로 알려져 있으며, 고전적 명제주의와 이에 대한 반론이라는 더 넓은 범주 논쟁의 하부 논쟁에 해당한다. 이런 논쟁에 대해서 카펠렌과 호쏜(2009)은 고전적 명제주의[영원주의]의 입장에 서서, 그들 자신이 '대용어적 '그것'(anaphoric 'that')논증'이라고 부르는 비고전적 명제주의[일시주의] 측의 한 논증을 제시하고, 그에 대한 흥미로운 비판을 제기한다. 본 논문에서 나는 그들의 논의를 살펴보고 이에 대해서 재반박함으로써, 고전적 명제주의를 고수하는 것이 여전히 난관에 처해 있다는 점을 보이도록 노력할 것이다.
본 논문은 확률의 객관적 해석과 주관적 해석이 가지는 문제점을 진단함으로써 이들을 극복할 수 있는 구성주의 확률해석을 제안한다. 이 확률해석에 의하면 확률의 수학적 구조는 경험적 자료들 사이에 연관성을 부여하는 구성적 이론적 가설을 제공하는 것으로 이해할 수 있다. 구성주의 확률해석을 위한 사례로 우주의 시간적 비대칭성에서의 확률구조를 분석했다. 본 사례의 확률을 구성적으로 해석할 경우 객관적 그리고 주관적으로 확률을 해석하는 문제들을 제거할 수 있다. 또한 구성적 확률해석은 고전적 확률해석이 그 문제점에도 불구하고 왜 표면적으로 신빙성 있는지에 대한 설명도 제공한다.
Journal of the Korean Data and Information Science Society
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제10권2호
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pp.359-367
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1999
본 논문에서는 의료용 전문가 시스템에 사용 가능한 의료지식을 수리논리적으로 표현하고 이에 대한 연역 및 진단추론을 행하는 방법을 제시하였다. 문제해결을 위해서는 연역추론을 행하며 원인의 규명을 위해서는 진단추론을 행하지만 일차논리 언어로 표현된 의료지식에서 두 종류의 추론을 병행할 수 있다. 그리고 의료지식에 자주 발생하는 시간에 따라 가변적인 결과의 추론방법도 함께 고찰하였다.
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[게시일 2004년 10월 1일]
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