• Proceedings of the Korea Information Processing Society Conference
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• 2003.05b
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• pp.1205-1208
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• 2003

본 논문은 인터넷 보안 및 인증에 널리 사용되는 해쉬 알고리즘인 HAS-160을 하드웨어로 구현하였다. 구현을 위해서는 VHDL을 사용하여 모델링 하였으며 또한 단계연산에 필요한 연산들의 최적화된 스케줄링으로 동작속도를 증가 시켰다.

• Proceedings of the IEEK Conference
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• 2008.06a
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• pp.591-592
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• 2008

본 논문은 배터리를 이용하는 시스템의 사용시간을 극대화하기 위하여 두 가지 해결책을 제시한다. 첫 번째, 우리는 멀티 프로세서 시스템에서 Dynamic Voltage Scaling(DVS)을 이용하여 에너지 소모를 최소화시킨다. 다른 어프로치와의 큰 차이점은 테스크의 실행 시간을 deadline까지 확장시켜 에너지 소모를 최소화할 뿐만 아니라 테스크의 실행 사이클 수가 감소할것을 고려하여 테스크를 나누어 다른 동작 주파수를 적용 시키고 이를 수학적 방법으로 도출한다. 두 번째, 배터리의 discharge 특성인 capacity rate effect와 recovery effect를 고려하여 프로세서들의 에너지 소모 프로파일을 재구성함으로서 배터리 라이프타임을 최적화시킨다.

• Proceedings of the KIEE Conference
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• 1998.11a
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• pp.341-343
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• 1998

Hitherto, train schedules are made by several human experts and the scheduling is very long and tedious job. Moreover those results are not accepted as the optimal solution. The purpose of this research is the finding of optimal methodology and useful constraints for locomotive scheduling. For these purposes, the interactive simulation program for train linking schedule is developed. Some constraints and technique for train linking scheduling is able to be edited or modified by various interactive windows. The constraints, rules and methodology for scheduling can be analyzed and also obtained useful schedule results by using this program.

• Proceedings of the Korea Information Processing Society Conference
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• 2012.11a
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• pp.64-67
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• 2012

복잡한 구조를 가진 케이블의 빠르고 정확한 검사를 위해 다중 입출력 검사 장치가 사용된다. 기존의 검사 장치의 제어 방법은 한번에 여러 가지 회선 특성을 가진 케이블의 검사가 불가능하며, 장치 안정성 및 검사 성능에 있어서 개선의 여지가 있으므로 이를 해결하기 위해서 본 논문에서는 입출력 장치의 검사 시퀀스 및 하드웨어 개량을 통한 개선 방법을 제안한다. 제안된 방법은 검사 명령 및 검사 결과를 저장하는 데이터 패킷에서 검사 명령을 좀더 세분화하여 패킷을 최적화하고 중복 명령을 제거하였으며, 입출력 신호 충돌 가능성을 차단하였다. 또한, I2C 버스 양방향 회로를 사용하여 전압 레벨 차이를 극복하고 활용성을 높일 수 있었다.

• Proceedings of the Korea Information Processing Society Conference
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• 2012.11a
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• pp.1490-1492
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• 2012

프로파일링 도구는 프로그램 최적화뿐만 아니라 스케줄링이나 호출 그래프 작성, 프로그램의 부하 분석 등과 같은 많은 분야에서 이용되고 있다. 이 논문에서는 한국에서 많이 사용되는 운영체제인 윈도우즈 상에서 동작하며 실행 코드만으로 분석이 가능한 프로파일링 도구에 대해 알아본다. 특히 윈도우즈 상에서 동작하는 유명한 프로파일링 도구인 Very Sleepy, 리소스 모니터, PIX, CodeAnalyst, PCM의 특징에 대해 알아본다. 그리고 프로파일링 도구의 특징을 이용해 특정 상황에 적합한 프로파일링 도구를 제안한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.04a
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• pp.241-242
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• 2010

분산 Job Scheduling 문제에서 Makespan 은 항상 타 성능지표를 대표하는 단일 목표치 (Objective)가 되기 어려운 측면이 있다. 그러나 기존의 Job Scheduler 관련 제안들은 Makespan 만을 단일 목표치로 최적화 시킴으로써, 성능적 우수성을 입증하는 한계점이 있었다. 그러므로 본고에서는 Makespan 및 Throughput 을 동시에 최소화하여 개별 가중치로 정량화될 수 있는 다양한 성능 요구사항에 적합한 복수 대안 (Scheduling Alternatives)들을 제공할 수 있는 GA 기반 스케줄링 기법에 대해 제안한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.04a
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• pp.827-829
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• 2009

현재 멀티 코어 프로세서는 많은 서버에 적용되어 사용되고 있으며, 향후에는 하나의 프로세서 패키지에 포함될 코어의 개수는 계속해서 증가할 것이다. 그러나 현재 운영체제들은 멀티 코어 시스템을 멀티 프로세서 환경과 거의 동일하게 다루고 있으며 아직 멀티 코어 특성을 고려한 성능 최적화 시도는 미흡한 상태이다. 본 논문은 SMP와 NUMA 구조의 멀티 코어 프로세서 환경에서 통신 프로세스와 네트워크 인터럽트의 프로세서 친화도를 변화시키며 네트워크 처리율과 코어의 유휴 자원 양을 정량적으로 분석한다. 측정 결과 프로세서 친화도에 따라 통신 처리율은 크게 변하지 않지만 프로세서 자원의 요구량에는 크게 영향을 주는 것을 보인다. 또한 이러한 프로세서 자원의 영향은 멀티 코어 프로세서의 캐쉬 공유 구조 및 메모리 분산 구조와 밀접한 관계를 갖고 있음을 밝힌다.

• Journal of the Korea Society of Computer and Information
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• v.26 no.12
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• pp.255-264
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• 2021

In this paper, we propose operations and maintenance (O&M) planning approach for floating offshore wind farm using the mathematical optimization. To be specific, we present a MILP (Mixed Integer Linear Programming that suggests the composition of vessels, technicians, and maintenance works on a weekly basis. We reflect accessibility to wind turbines based on weather data and loss of power generation using the Jensen wake model to identify downtime cost that vary from time to time. This paper also includes a description of two-stage approach for maintenance planning & detailed scheduling and numeric analysis of the number of vessels and technicians on the O&M cost. Finally, the MILP model could be utilized in order to establish the suitable and effective maintenance planning reflecting domestic situation.

• Journal of Digital Convergence
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• v.18 no.10
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• pp.225-232
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• 2020

The underlaying communication scheme in 5G cellular network is a very promising resource sharing scheme, and it is an effective scheme for improving service performance of 5G and reducing communication load between a cellular link and a device to device (D2D) link. This paper proposes the algorithm to minimize the resource interference that occurs when performing 5G-based multi-class service on gNB(gNodeB) and the cooperative priority-based resource allocation scheduling scheme (CPRAS) to maximize 5G communication service according to the analyzed control conditions of interference. The proposed CPRAS optimizes communication resources for each device, and it optimizes resource allocation according to the service request required for 5G communication and the current state of the network. In addition, the proposed scheme provides a function to guarantee giga-class service by minimizing resource interference between a cellular link and a D2D link in gNB. The simulation results show that the proposed scheme is better system performance than the Pure cellular and Force cellular schemes. In particular, the higher the priority and the higher the cooperative relationship between UE(User Equipment), the proposed scheme shows the more effective control of the resource interference.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.8
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• pp.75-84
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• 2004

In this paper, we proposed an efficient hardware architecture of line-based lifting algorithm for Motion JPEG2000. We proposed a new architecture of a lifting-based filtering cell which has an optimized and simplified structure. It was implemented in a hardware accommodating both (9,7) and (5,4) filter. Since the output rate is linearly proportional to the input rate, one can obtain the high throughput through parallel operation simply by adding the hardware units. It was implemented into both of ASIC and FPGA The 0.35${\mu}{\textrm}{m}$ CMOS library from Samsung was used for ASIC and Altera was the target for FRGA. In ASIC, the proposed architecture used 41,592 gates for the lifting arithmetic and 128 Kbit memory. For FPGA it used 6,520 LEs(Logic Elements) and 128 ESBs(Embedded System Blocks). The implementations were stably operated in the clock frequency of 128MHz and 52MHz, respectively.