• Proceedings of the Korea Information Processing Society Conference
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• 2002.11a
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• pp.527-530
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• 2002

본 논문에서는 하드웨어/소프트웨어 시스템의 파이프라인 실행을 지원하는 알고리즘을 제안한다. 파이프라인 실행을 지원하기 위해 시간제약과 면적제약조건을 만족하는 분한 결과를 찾는 기존의 방법은 하드웨어/소프트웨어 분할과 파이프라인 스케줄링을 독립적으로 실행하였으며 최소시간의 파이프라인 입력간격으로부터 최적의 분할 결과를 얻기 위해 점진적인 방법을 사용하기 때문에 많은 알고리즘 실행시간을 가진다. 본 논문에서는 분할 단계에서 스케줄링을 함께 고려하면서 최소 입력 간격을 갖는 파이프라인 실행을 지원하는 낮은 복잡도의 알고리즘을 제안한다. 이를 위해 최소입격간격에서의 파티션에 분포하는 노드와 종속성을 찾아서 하드웨어 구현과 프로세서에서의 분포 그래프를 생성하고, 상대적 스케줄 긴박도[8]를 구할 때는 노드 별 실행시간과 구현비용을 고려하며 분할 이후에 발생하는 통신 지연 시간을 힘 에 반영한다. 논문은 최소 입력 간격내에서 구성되는 파티션에 존재하는 노드의 파이프라인 스케줄과 시스템 제약시간을 만족하면서 구현비용을 저하시키기 위한 낮은 실행시간을 갖는 분한 알고리즘을 제안한다.

• The Transactions of the Korea Information Processing Society
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• v.5 no.5
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• pp.1172-1184
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• 1998

ILP(Instruction Level Parallelism) processors use code reordering algorithms to expose parallelism in a given sequential program. When applied to a loop, this algorithm produces a software-pipelined loop. In a software-pipelined loop, each iteration contains a sequence of parallel instructions that are composed of data-independent instructions collected across from several iterations. For vector loops, however the software pipelining technique can not expose the maximum parallelism because it schedules the program based only on data-dependencies. This paper proposes to schedule differently for vector loops. We develop an algorithm to detect vector loops at object code level and suggest a new vector scheduling algorithm for them. Our vector scheduling improves the performance because it can schedule not only based on data-dependencies but on loop structure or iteration conditions at the object code level. We compare the resulting schedules with those by software-pipelining techniques in the aspect of performance.

• The Journal of the Korea Contents Association
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• v.13 no.8
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• pp.44-51
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• 2013

Raster operations are widely used to display full-color graphics images (or pixmaps) and single-color images (or bitmaps). These features are strongly needed for image processing applications and font output. However, current mobile graphics platforms, including OpenGL ES hardware implementations, do not directly support these features. To fully support those raster operations on the mobile graphics platforms, we interpreted the graphics images as a set of 3D points, and processed those 3D points through the typical 3D geometry pipelines, in a full-software implementation. Our implementation shows sufficient execution speeds, and passed the official conformance tests to show its correctness.

• Journal of the Korea Computer Graphics Society
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• v.12 no.3
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• pp.13-20
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• 2006

모바일 환경에서 고급 그래픽스 기술을 적용하고자 하는 시도로 최근 3D 그래픽 엔진을 탑재한 단말기가 출시되고 있다. 이 단말기는 OpenGL ES 1.x을 기준으로 고정된 파이프라인을 통해 그래픽 연산을 처리하고 있으므로 사용자가 다양한 그래픽 표현을 수행하는데 제약이 따른다. 최근 PC 환경의 그래픽 엔진에서는 고정 기능의 파이프라인이 아닌 프로그래밍 가능한 파이프라인을 제공하여 기존 고정 파이프라인에서 불가능했던 유연한 그래픽스 기술을 제공하고 있다. PC환경의 프로그래밍 가능한 파이프라인은 DirectX와 OpenGL 그래픽 라이브러리에 의해 제공되고 있지만, 모바일 환경에서는 이를 지원하기 위한 관련 제품이 아직 출시되지 않고 있는 상태이다. 본 논문에서는 2005년 9원에 발표된 프로그레밍 가능한 그래픽스 파이프라인에 대한 표준인 OpenGL ES 2.0에 기반한 효율적인 셰이더 구조와 이 의 구동방식을 제시한다. 본 연구는 PC상에서 소프트웨어로 개발되었고, 연구 결과는 그래픽스 하드웨어 설계를 위한 검증용으로 사용될 수 있을 뿐 아니라 응용 프로그래머의 모바일 콘텐츠 제작을 위하여 활용될 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2005.11a
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• pp.826-828
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• 2005

인텔의 IA-64 프로세서는 명령어 수준의 병렬수행을 지원하는 EPIC (Explicitly Parallel Instruction Computing) 구조를 채택하고 있으며 컴파일러가 순차적 코드에서 병렬 수행이 가능한 독립적인 명령어들을 스케줄링 하도록 되어있다. 본 논문에서는 IA-64 스케줄링을 위해 향상된 파이프라인 스케줄링 (Enhanced Pipeline Scheduling, EPS) 기법[1]을 적용한 결과를 소개한다. EPS는 루프수준의 병렬화를 위한 소프트웨어 파이프라이닝 (software pipelining)기법으로 전역 스케줄링 (global Scheduling) 기법을 기반으로 하고 있다. 우리는 IA-64 프로세서를 위한 공개소스 컴파일러인 ORC (Open Research Compiler)에 EPS를 구현하고 실제 프로세서인 Itanium에서 실험을 수행하였다. 상용 프로세서와 컴파일러에 구현과 튜닝을 하는 과정에서 얻은 경험을 소개하고 기존의 ORC 컴파일러와 비교하여 얻은 성능 향상을 보고하고 분석한다.

• 한국HCI학회:학술대회논문집
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• 2007.02a
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• pp.755-760
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• 2007

자기누설(MFL) 데이터는 파이프 라인을 통해 이동하는 자기누설 피그에 의해서 얻어지는 데이터이다. 자기 누설 데이터 뿐만 아니라, 이들을 각종 기법으로 분석한 데이터 역시 분석가가 직접적으로 접근하기에는 너무 복잡하며, 원시 데이터를 가지고 파이프 라인의 결함을 빠른 시간 내에 찾아내고 그 원인을 유추하기란 매우 힘든 작업이다. 이러한 불편함을 해결해 주기 위한 소프트웨어의 개발은 사용자가 가상의 파이프 라인을 따라 항해하면서, 개개의 결함이나 두드러진 특징들이 파이프 라인의 어디에 위치하는지에 관한 정보를 보다 쉽고 직관적으로 인지할 수 있게 해준다. 비단 자기누설(MFL) 데이터뿐만 아니라 이와 같은 방대한 양의 데이터를 분석하는데 있어서 가시화 시스템의 역할은 상당히 중요하다. 본 논문에서는 대용량의 데이터를 가시화하는데 있어서 필요한 여러 고려 사항들을 소개하고 각 고려 사항에 대한 해결 방안을 제시한다.

• The KIPS Transactions:PartA
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• v.8A no.4
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• pp.479-488
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• 2001

As the SoC designs complexity constantly increases, the simulation that uses their software models simply takes too much time. To solve this problem, FPGA-based logic emulators have been developed and commonly used in the industry. However, FPGA-based logic emulators are facing with the problems of which not only very low FPGA resource usage rate due to the very limited number of pins in FPGAs, but also the emulation speed getting slow drastically as the complexity of designs increases. In this paper, we proposed a new innovative emulation architecture and its software that has high FPGA resource usage rate and makes the emulation extremely fast. The proposed emulation system has merits to overcome the FPGA pin limitation by pipelined ring which transfers multiple logic signal through a single physical pin, and it also makes possible to use a high speed system clock through the intelligent ring topology. In this topology, not only all signal transfer channels among EPGAs are totally separated from user logic so that a high speed system clock can be used, but also the depth of combinational paths is kept swallow as much as possible. Both of these are contributed to achieve high speed emulation. For pipelined singnals transfer among FPGAs we adopt a few heuristic scheduling having low computation complexity. Experimental result with a 12 bit microcontroller has shown that high speed emulation possible even with these simple heuristic scheduling algorithms.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2012.07a
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• pp.236-238
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• 2012

본 논문에서는 HEVC 코덱에서 프레임 단위로 수행되던 디블록킹 필터를 하드웨어 구현 시에 LCU 단위로 처리되는 파이프라인 구조를 적용하여 병렬적으로 수행할 수 있는 방법을 제안한다. 파이프라인 구조에서는 현재 처리되고 있는 하나의 LCU 에 대해 디블록킹 필터를 수행하기 위해서 현재 처리하고 있는 LCU 뿐만 아니라 주변의 LCU 의 화소 값 등의 정보가 필요하며 주변의 LCU 의 화소 값을 모두 저장하는 것은 불필요한 메모리소모를 야기해 HEVC 코덱의 복잡도를 증가시킬 수 있다. 또한 현재 처리되는 LCU 의 경계에 디블록킹 필터를 수행하는 경우 현재 처리되는 LCU 이전의 수정할 수 없는 LCU 의 화소 값도 수정되어야 한다. 따라서 본 논문에서는 이를 해결하기 위해 수평 버퍼 와 수직 버퍼의 개념을 도입하여 처리되는 LCU 의 왼쪽 LCU 의 오른쪽 끝 4 열의 화소와 위쪽 LCU 의 아래쪽 끝 4 행의 화소만을 저장하여 메모리를 합리적으로 사용하는 방법을 제시하고 평행이동 LCU 개념을 적용하여 수정 불가능한 화소 값들을 처리하는 방법을 제시한다. 제안된 구조에 따라 구현된 소프트웨어 상에서 기존의 참조 소프트웨어인 HM6.0 과 동일한 결과를 얻을 수 있었다.

• Journal of Digital Contents Society
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• v.19 no.5
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• pp.971-979
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• 2018

Currently, Virtual Reality video content is rapidly increasing in number of users due to the rapid growth of related hardware and software. Accordingly, Virtual Reality animation is also being produced in a new form by rapidly integrating with Virtual Reality technology among video contents. Currently, research on Virtual Reality animation has focused on how films are produced and how they are directed, and no research has been done to organize the pipeline for efficient VR animation production. Therefore, this study drew the characteristics of the pre-render VR animation pipeline by comparing it with the production pipeline of the existing 3D animation to produce the VR animation efficiently. Through this, we presented organic integration of production and post production processes suitable for the production of VR animations and reduced rendering time using Render Pass for efficient production.

• Cartoon and Animation Studies
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• s.49
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• pp.247-265
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• 2017

With the increasingly diverse, sophisticated and complex character animations that can be represented in 3D animations, the importance of rigging, which can most directly affect animating quality, is becoming more and more important. In addition, rapidity is another crucial aspect of 3D animation production. So, the importance of technical director's role which is accurate and rapid handling of rigging pipeline building and immediate application and, corrections of errors during the longest and manpower consuming animation production is more becoming key. Baek Ji Won and Kim Jae-woong (2014) said, "The technical director is adding new importance to the new job, which is created by 3D animation, in conjunction with the limited production period, manpower, budget and production process." Most major overseas studios are developing in-house software to handle rigging and animation processes. Software development code is used to freely develop and modify production pipelines in accordance with the direction of the work. They are making efforts to build an optimal environment for animators. However, too many efforts and ineffective efforts have been made to develop, adapt, and stabilize the rigging process for small producers, creators, and students who do not have the capacity to develop their own in-house software or hire a technical director. This study suggests the most suitable auto-rigging tool among the many auto-rigging tools released in the market, and suggests the most accurate and quick auto-rigging process setting method for those who have insufficient knowledge about 3D character rigging. The efficiency of use of auto-rigging tool was examined.