• 방사성폐기물학회지
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• 제13권1호
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• pp.11-19
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• 2015

원자력발전소 증설에 따라 핵연료 피복관의 생산량이 증가 할 것으로 예상되며, 튜브 제조 시 발생되는 지르코늄(Zr) 스크랩 역시 증가 할 것으로 판단된다. 지르코늄(Zr) 정련기 대용량화와 회수율 향상을 위한 사전 연구로서 LiF-KF-ZrF₄ 불화물의 염에서 다전극을 이용하여 전해정련실험을 실시하였다. LiF-KF-ZrF₄염에서는 -0.8 V(vs.Ni)에서 환원전위가 관찰되었으며, 분극 거동 관찰 결과 전극의 개수가 증가할수록 셀의 저항이 낮아져 인가전류량이 증가하였다. 6개의 다 전극을 이용하여 정련 실험을 한 결과 가장 낮은 전류밀도인 25.64 mA/cm²조건에서 98%의 회수율로 가장 높은 회수율은 보였다. XRD 및 TG 분석 결과 순수한 Zr이 회수되었으며, ICP 분석결과 양극재의 기본 불순물 함량을 포함한 순도 97.8% 보다 낮은 불순물의 함량을 포함한 순도 99.92%의 Zr을 나타내었다. 폭 20 mm 높이 65 mm의 전극 6개를 사용시 전력소모율은 7.15 kWh/Kg으로 크롤 공정대비 39.7% 전력을 소모하게 된다. 다 전극 사용 시 단일 전극 사용에 비해 인가전류와 셀 효율 및 회수율 증대로 대용량화를 위한 효율적인 기술로 판단된다.

• 대한전자공학회논문지SD
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• 제48권9호
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• pp.31-39
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• 2011

본 논문에서는 Carbon Nanotube(CNT) 센서 어레이를 위한 저 전력, 소 면적의 신호 검출 시스템을 제안한다. 제안된 시스템은 신호 검출회로, 디지털 제어기, UART I/O로 구성된다. 신호 검출회로는 VGA를 공유하는 64개의 transimpedance amplifier(TIA)와 11비트 해상도의 successive approximation register-ADC(SAR-ADC)를 사용하였다. TIA는 센서의 전압 바이어스 및 전류를 증폭하기 위한 active input current mirror(AICM)와 증폭된 전류를 전압으로 변환하는 저항 피드백 방식의 VGA(Variable Gain Amplifier)로 구성되어있다. 이러한 구조는 큰 면적과 많은 전력을 필요로 하는 VGA를 공유하기 때문에 다수의 센서 어레이에 대해 검출 속도의 저하 없이 저 전력, 소 면적으로 신호 검출이 가능하게 한다. SAR-ADC는 저 전력을 위하여 입력 전압 level에 따라 하위 bit의 동작을 생략하는 수정된 알고리즘을 사용하였다. ADC 및 센서의 선택은 UART Protocol 기반의 디지털 제어기에 의해 선택되며, ADC의 data는 UART I/O를 통해 컴퓨터와 같은 단말기를 통해 모니터링 할 수 있다. 신호 검출회로는 0.13${\mu}m$ CMOS 공정으로 설계되었으며 면적은 0.173 $mm^2$이며 640 sample/s의 속도에서 77.06${\mu}W$의 전력을 소모한다. 측정 결과 10nA - 10${\mu}A$의 전류 범위에서 5.3%의 선형성 오차를 가진다. 또한 UART I/O, 디지털 제어기는 0.18${\mu}m$ CMOS 공정을 이용하여 제작하였으며 총면적은 0.251 $mm^2$ 이다.

• 전기전자학회논문지
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• 제4권2호
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• pp.181-191
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• 2000

본 논문에서는 증식형 MOS 트랜지스터와 저항만을 사용하여 기준전압을 발생하기 위한 두 가지 방법을 제안하였다. 첫 번째 방법은 문턱전압에 비례하는 전압성분과 열전압에 비례하는 전압성분을 합하여 온도보상을 하는 전압모드 방식이고, 두 번째는 문턱전압에 비례하는 전류성분과 열전압에 비례하는 전류성분을 합하여 온도보상을 하는 전류모드 방식이다. 설계된 회로들을 $0.65{\mu}m$ n-well CMOS 공정 페러미터를 사용하여 HSPICE 모의실험한 결과, 전압모드 회로의 경우 공급전압에 대한 변화율은 $-30^{\circ}C{\sim}130^{\circ}C$의 온도범위에서 0.21%/V 이하이고, 온도에 대한 변화율은 $3V{\sim}12V$의 공급전압 범위에서 $48.0ppm/^{\circ}C$ 이하이다. 전류모드 회로의 경우는 공급전압에 대한 변화율이 $-30^{\circ}C{\sim}130^{\circ}C$의 온도범위에서 0.08%/V 이하이고, 온도에 대한 변화율은 $4V{\sim}12V$의 공급전압 범위에서 $38.2ppm/^{\circ}C$ 이하이다. 또한 전력소모는 5V, $30^{\circ}C$일 때 전압모드 경우와 전류모드 경우 각각 $27{\mu}W$와 $65{\mu}W$로 저전력 특성을 보인다. 제작된 전압모드 기준전압 발생회로를 측정한 결과, 공급전압에 대한 변화율은 $30^{\circ}C{\sim}100^{\circ}C$의 온도범위에서 0.63%/V 이하이고, 온도에 대한 변화율은 $3.0{\sim}6.0V$의 공급전압 범위에서 $490ppm/^{\circ}C$ 보다 작다. 제안된 회로들은 구조가 간단하기 때문에 설계가 용이하고, 특히 전류모드의 경우 넓은 범위의 기준전압 발생이 가능하다는 장점을 갖는다.

• 전자공학회논문지
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• 제50권7호
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• pp.122-130
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• 2013

본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 $0.43mm^2$ 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.22-26
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• 2012

본 논문에서는 0.18um CMOS(1P4M) 공정을 이용하여 HDMI용 액티브 광케이블에 적합한 채널당 2.5-Gb/s의 동작 속도를 갖는 광 수신기를 구현하였다. 광 수신기는 차동 증폭구조를 가지는 트랜스임피던스 증폭기, 5개의 증폭단을 갖는 리미팅 증폭기, 출력 버퍼단으로 구성된다. 트랜스임피던스 증폭기는 피드백 저항을 가진 인버터 입력구조로 구현함으로써 낮은 잡음지수와 작은 전력소모를 갖도록 설계하였다. 연이은 차동구조 증폭기 및 출력 버퍼단을 통해 전체 전압이득을 증가하였고, 리미팅 증폭단과의 연동을 용이하게 했다. 리미팅 증폭기는 다섯 단의 증폭단과 출력 버퍼단, 옵셋 제거 회로단으로 이루어져 있다. 시뮬레이션 결과, 제안한 광 수신기는 $91dB{\Omega}$ 트랜스임피던스 이득, 1.55 GHz 대역폭(입력단 0.32 pF의 포토다이오드 커패시턴스 포함), 16 pA/sqrt(Hz) 평균 잡음 전류 스펙트럼 밀도, 및 -21.6 dBm 민감도 ($10^{-12}$ BER)를 갖는다. 또한, DC 시뮬레이션 결과, 1.8-V의 전원전압에서 총 40 mW의 전력을 소모한다. 제작한 칩은 패드를 포함하여 $1.35{\times}2.46mm^2$의 면적을 갖는다. optical eye-diagram 측정 결과, 2.5-Gb/s 동작속도에서 크고 깨끗한 eye-diagram을 보인다.

• 대한전자공학회논문지SD
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• 제42권12호
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• pp.53-60
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• 2005

본 논문에서는 저 전력 멀티미디어 응용을 위한 10b 100 MS/s $1.4\;mm^2$ CMOS A/D 변환기(ADC)를 제안한다. 제안하는 ADC는 해상도 및 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 기존의 다단 구조가 아닌 2단 파이프라인 구조를 사용하였다. 그리고 10 비트 해상도에서 1.2 Vp-p의 단일 및 차동 입력 신호 처리 대역폭을 넓히기 위해 입력 샘플-앤-홀드 증폭기에는 게이트-부트스트래핑 회로를 적용하며, 6 비트 해상도를 필요로 하는 두 번째 단의 flash ADC에는 오픈-루프 오프셋 샘플링 기법을 적용하였다. 또한 커패시터 등 소자 부정합에 의해 해상도에 크게 영향을 줄 수 있는 MDAC의 커패시터에는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 제안하였다. 기준 전류/전압 발생기는 온-칩으로 집적하여 잡음 에너지를 줄였으며, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가하도록 설계하였다. 제안하는 10b 시제품 ADC는 0.18 um CMOS 공정으로 제작되었고, 측정된 DNL 및 INL은 각각 0.59 LSB, 0.77 LSB 수준을 보여준다. 또한 100 MS/s의 샘플링 속도에서 SNDR 및 SFDR이 각각 54 dB, 62 dB 수준을 보였으며, 전력 소모는 56 mW이다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.55-64
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• 2006

본 설계에서는 무선 랜 등 최첨단 무선 통신 및 고급영상 처리 시스템과 같이 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템 응용을 위해 기존의 보정기법을 사용하지 않는 14b 70MS/s 0.13um CMOS A/D 변환기(Analog-to-Digital Converts- ADC)를 제안한다. 제안하는 がU는 중요한 커패시터 열에 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법으로 소자 부정합에 의한 영향을 최소화하였고, 3단 파이프라인 구조로 고해상도와 높은 신호처리속도와 함께 전력 소모 및 면적을 최적화하였다. 입력 단 SHA 회로에는 Nyquist 입력에서도 14비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 (gate-bootstrapping) 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 14비트에 필요한 높은 DC전압 이득을 얻음과 동시에 충분한 위상 여유를 갖도록 하였으며, 최종 단 6b flash ADC에는 6비트 정확도 구현을 위해 2단 오픈-루프 오프셋 샘플링 기법을 적용하였으며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um CMOS 공정으로 요구되는 2.5V 전원 전압 인가를 위해 최소 채널길이는 0.35um를 사용하여 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 0.65LSB, 1.80LSB의 수준을 보이며, 70MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 66dB, 81dB를 보여준다. 시제품 ADC의 칩 면적은 $3.3mm^2$이며 전력 소모는 2.5V 전원 전압에서 235mW이다.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.117-124
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• 2009

본 논문에서는 UWB용 송수신기에서 LO 주파수를 생성해주는 주파수 합성기의 설계 결과를 보여주고 있다. 빠른 채널 스위칭 시간을 만족하기 위해서 1개의 PLL 과 여러 개의 분주기들과 SSB 믹서를 이용한 Sub-Band Generator로 구성하였으며, 전류 소모 및 면적을 최소화 하도록 설계하였다. 또한, 효과적인 주파수 플래닝을 통하여, 1개의 PLL로부터 생성된 636 MHz의 단일 주파수를 입력으로 받아 UWB Band Group 1 에 해당하는 3432 MHz, 3960 MHz, 4488 MHz의 중심 주파수를 발생시키는 Sub-Band Generator를 설계하였다. VCO의 튜닝 범위를 넓히면서도, 해상도를 높이기 위하여 MIM 커패시터, Varactor, DAC를 이용한 새로운 고 해상도 VCO 튜닝 기법을 제안하였다. 또한 본 논문에서 제안한 주파수 합성기의 구조는 기저 대역 모뎀의 ADC를 위한 클록을 공급하기 때문에 모뎀에서 ADC에 클록을 공급하기 위한 PLL을 제거할 수 있는 장점이 있다. VCO의 튜닝 범위는 1.2 GHz이며, 6336 MHz의 출력 주파수에서의 위상 잡음은 1 MHz 옵셋에서 -112 dBc/Hz 로 측정 되었다. UWB용 PLL 및 Sub-Band Generator는 0.13 ${\mu}m$ CMOS 공정으로 설계하였으며, 전체 Chip 면적은 2 ${\times}$ 2 mm2 이다. 전력 소모는 1.2 V 의 공급 전원에서 60 mW이다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.27-35
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• 2008

본 논문에서는 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 Software Defined Radio (SDR) 시스템 응용을 위한 14비트 150MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 고해상도를 얻기 위한 특별한 보정 기법을 사용하지 않는 4단 파이프라인 구조로 설계하였고, 각 단의 샘플링 커패시턴스와 증폭기의 입력 트랜스컨덕턴스에 각각 최적화된 스케일링 계수를 적용하여 요구되는 열잡음 성능 및 속도를 만족하는 동시에 소모되는 전력을 최소화하였다. 또한, 소자 부정합에 의한 영향을 줄이면서 14비트 이상의 해상도를 얻기 위해 MDAC의 커패시터 열에는 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 제안하였으며, 온도 및 전원 전압에 독립적인 기준 전류 및 전압 발생기를 온-칩 RC 필터와 함께 칩 내부에 집적하고 칩 외부에 C 필터를 추가로 사용하여 스위칭 잡음에 의한 영향을 최소화하였고, 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 최대 0.81LSB, 2.83LSB의 수준을 보이며, 동적 성능은 120MS/s와 150MS/s의 동작 속도에서 각각 최대 64dB, 61dB의 SNDR과 71dB, 70dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $2.0mm^2$ 이며 전력 소모는 1.2V 전원 전압에서 140mW이다.

• 에너지공학
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• 제21권1호
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• pp.26-32
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• 2012

본 연구에서는 PV(photovoltaic)모듈에서 경년에 따른 효율 저하의 원인을 분석하기 위해 셀 레벨에서의 열충격 시험을 수행하였다. 열충격 시험의 조건은 $-40^{\circ}C$에서 $85^{\circ}C$로 각각 15분씩 30분을 1사이클로 하였으며, 열충격 시험 500 사이클 동안 100 사이클 간격으로 EL분석 및 I-V분석을 수행하였다. 효율 감소율은 단결정 Bare Cell이 8%, Solar Cell이 9%였으며, 다결정 Bare Cell이 6%, Solar Cell이 13%의 감소율을 보였다. 열충격 시험 후 Solar Cell은 표면 손상으로 인한 효율저하를 확인할 수 있었다. Bare Cell의 경우 표면의 손상이 없었지만, 효율이 저하된 것을 확인할 수 있었다. 이는 Fill Factor 분석에 의해 경년 시 나타나는 누설전류에 의한 소모전력 증가로 효율 저하에 영향을 준 것으로 판단된다. 또한, Bare Cell보다 Solar Cell에서의 효율 감소율이 상대적으로 높게 나타난 결과는 표면 손상 및 소모 전력의 증가로 인해 Solar Cell 효율에 큰 영향을 미치는 것으로 판단된다. 향후 단면 분석법 및 다양한 조건의 시험 기법을 활용하여 PV모듈 뿐 아니라 Cell 레벨에서의 불규칙한 효율 및 Fill Factor의 감소 원인을 검토하고, Solar Cell에서의 효율 저하가 가속되는 원인에 대한 대책 방안 연구가 수행되어야 할 것이다.