• 대한전자공학회논문지SD
• /
• 제46권5호
• /
• pp.9-14
• /
• 2009

표준 CMOS 공정을 이용한 CMOS 게이트 산화막 안티퓨즈의 새로운 OTP 단위 비트 구조를 제안하였다. 제안된 OTP 단위 비트는 NMOS 게이트 산화막 안티퓨즈를 포함한 3개의 트랜지스터와 인버터 타입 자체 센스 엠프를 포함하고 있다. 그럼에도 불구하고, 레이아웃 면적은 기존 구조와 비슷한 $22{\mu}m^2$이다. 또한, 제안된 OTT 단위 비트는 구조적 특징상 고전압 차단스위치 트랜지스터와 저항과 같은 고전압 차단 요소를 사용하지 않기 때문에, 프로그램 시간은 기존 구조보다 개선된 3.6msec이다. 그리고 제안된 OTP 단위 비트를 포함하는 OTP array는 센스 엠프가 단위 비트마다 집적되어 있기 때문에 기존 OTP array에서 사용된 센스 엠프와 바이어스 생성 회로가 필요 없다.

• 대한전자공학회논문지SD
• /
• 제37권6호
• /
• pp.1-8
• /
• 2000

본 논문에서는 플래시 메모리의 비트라인 공유에 따른 간섭현상을 최소화한 센스 엠프를 제시하였다. 외부소자에서 내부 플래시 메모리를 읽고자 하였을 때 발생할 수 있는 간섭현상은 공유된 비트라인으로 인하여 출력에서 에러가 발생할 수 있다. 주된 원인으로는 칩의 소형화에 따른 얇은 부유 게이트 옥사이드층의 사용에 따른 전하의 이동에 따라 발생한다. 본 논문에서는 전하의 이동을 최소화 하기 위해서는 공유된 비트라인에 인가되는 전압을 낮추었으며, 낮은 비트라인 전압으로도 플래시 셀의 데이터의 값을 판정할 수 있는 센스 앰프를 설계, 구현, 검증하였다.

• 대한전자공학회논문지SD
• /
• 제40권6호
• /
• pp.421-430
• /
• 2003

본 논문에서는 MCU에 내장된 EPROM의 저 전압 동작을 위한 새로운 회로구조를 제안하였다. MCU에 내장된 EPROM은 일반적으로 마스크 롬에 비해 저 전압 특성이 떨어지며, 배터리를 사용하여 전원전압이 시간이 경과할수록 감소하는 응용분야에서는 마스크 롬을 내장한 MCU와 대체가 되지 않는 문제가 발생한다. 본 논문에서는 EPROM의 저 전압 동작을 위해 전원전압이 특정전압이하로 낮아지면 이를 검출하여 EPROM의 워드라인의 전압을 승압시키는 회로와 기준 셀을 사용하지 않고 전류를 감지하는 센스앰프를 제안하여 저 전압 특성이 30%이상 개선된 1.5V에서 동작하는 EPROM 내장 MCU를 설계, 구현, 검증하였다.