• 한국멀티미디어학회논문지
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• 제10권1호
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• pp.49-57
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• 2007

최근 무선통신 분야에서 가격, 소비전력과 칩 면적을 줄이기 위한 CMOS RF 집적화에 관한 연구가 수행되고 있다. 이동통신 단말기 수신단 구조 중 direct conversion 방식은 기존의 super-heterodyne 방식에 비해 IF단이 생략되어 수신단의 구조가 간단하고, RF 필터 등이 제거되어 one chip화가 가능하다는 장점을 갖는다. 그러나 direct conversion 구조는 발진 및 DC offset과 같은 문제점을 갖기 때문에 시스템 전체의 noise figure와 선형성 등을 고려하여 수신단용 필터와 VGA를 설계해야 한다. 본 논문에서는 direct conversion 구조의 이동통신 단말기용 프로그래머블 필터를 설계하였다. 제안된 필터 구조는 GSM, DECT, WCDMA와 같은 서로 다른 통신 방식에 적용할 수 있도록 차단주파수를 가변할 수 있고, RF단에서의 이득 변화에 대해 이득을 조절할 수 있도록 설계하였다. 설계된 프로그래머블 필터는 MOS 트랜지스터의 게이트 전압으로 차단주파수 부근에서 주파수를 조절할 수 있고, 제안된 구조는 필터 이득과 VGA를 이용하여 $27dB{\sim}72dB$까지 3dB 간격으로 이득을 가변할 수 있다.

• 한국항행학회논문지
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• 제20권6호
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• pp.556-561
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• 2016

논문은 ISM 밴드 응용분야에 사용되는 13.35 MHz, 5 kW RF 제너레이터의 구현에 대한 내용이다. 이 제너레이터의 구성은 드라이브증폭기와 LDMOS 1.25 kW 트랜지스터를 클래스 AB 푸쉬풀 증폭기로 구현한 모듈을 바탕으로 4개의 모듈을 윌킨슨 형태의 전송선로 변환기를 이용하여 결합하는 구조를 갖고 있다. 이 제너레이터는 선형성보다는 높은 출력과 효율을 얻는 것이 중요하며, 트랜지스터에서 발생하는 열은 워터 쿨링에 의한 수냉식 방법을 선택하여 외부로 배출하였다. 또한, 결합기와 저역통과 필터의 결합 그리고 출력 및 반사 신호를 검출하는 보호회로를 삽입하였다. 이렇게 구현된 RF 제너레이터는 포화 전력레벨 5.33 kW 출력에서 79 %의 효율을 얻었다.

• 한국전자파학회논문지
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• 제14권9호
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• pp.967-973
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• 2003

본 논문은 RF신호의 2차 저주파 혼변조 신호론 증폭기 입력 바이어스 단자로 인가하는 새로운 전치 왜곡선형화 방법을 제시하였다. 또한 RF 신호의 2차 저주파 혼변조 신호를 추출하는 회로를 제시하였다. 새로운 전치 왜곡 선형화 방법으로 3차 및 5차 혼변조 신호의 억압 특성을 얻을 수 있었으며, 수식적인 분석 과 시뮬레이 션을 통하여 이 선형화 방법을 입증할 수 있었다. 입력 신호로 CDMA IS-95 1FA가 인가되었을 때, 중심주파수로부터 0.855 MHz에서 25 dB, 1.25 MHz에서 22.5 dB 그리고 2.25 MHz에서 6 dB 개선되었다 마찬가지로 CDMA IS-95 3FA 신호를 인가하였을 때도 중심 주파수에서부터 0.855 MHh 떨어진 지점까지의 인접채널전력비가 20 dB개선되었다.

• 한국인터넷방송통신학회논문지
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• 제18권6호
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• pp.127-132
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• 2018

본 논문에서는 W-대역에서 동작하는 고이득 캐스코드 혼합기를 설계 및 제작하였다. W-대역과 같이 높은 주파수 대역에서는 소자의 성능저하로 인해 혼합기의 변환손실이 커지게 된다. 이는 송수신단 구성 시 RF 버퍼 증폭기와 같은 추가적인 이득을 줄 수 있는 회로의 추가로 이어지고 이는 시스템 전체의 선형성 및 안정성에 영향을 미친다. 따라서 혼합기 설계 시 변환이득을 최대화하는 설계가 필요하다. 본 논문에서는 혼합기의 변환이득을 최대화하는 것에 초점을 두고 높은 변환이득을 얻기 위해 혼합기의 바이어스를 최적화하였고, 로드-풀 시뮬레이션을 이용하여 출력 정합회로를 최적화하였다. 설계된 회로는 $0.1-{\mu}m$ GaAs pHEMT 공정을 이용하여 제작하였고, 측정을 통해 성능을 검증하였다. 제작된 회로는 W-대역에서 -4.7 dB의 최대 변환이득과 2.5 dBm의 입력 1-dB 감쇄 전력이 측정되었다.

• 한국통신학회논문지
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• 제35권8A호
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• pp.777-784
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• 2010

최근 수중 통신에 대한 관심이 급증하고 있으며, 수중 통신을 통한 음성 및 고해상도 영상 데이터와 같은 다양한 데이터 전송의 요구가 증가하고 있다. 수중 음향 통신 시스템의 성능은 수중 채널의 특성에 의해 크게 영향을 받으며, 특히 수중 채널 환경은 다중경로(Multi-path)에 따른 지연확산(delay spread)으로 인하여 데이터 전송 시 인접 심볼 간의 간섭(Inter Symbol interference: ISI)이 발생하여 통신의 성능을 저하시킨다. 본 논문에서는 지연 확산에 강한 성능을 나타내는 OFDM(Orthogonal Frequency Division Multiplexing) 기법을 수중 통신 시스템에 적용하고, OFDM의 CP(Cyclic Prefix)를 이용하여 수중 채널 환경의 다중경로로 인한 지연 확산을 보상한다. 하지만 수중 통신 시스템에 OFDM을 적용할 때, OFDM 시스템이 갖는 고유한 문제인 높은 PAPR(Peak-to-Average Power Ratio)이 발생한다. 그러므로 본 논문에서는 높은 PAPR로 인한 신호의 비선형 왜곡을 피하고 증폭기의 효율을 위하여 DFT-spread OFDM 기법을 적용한다. DFT-spread OFDM 방식은 IFFT 수행 이전에 DFT(discrete Fourier transform) 확산을 수행하여 각각의 병렬 데이터를 모든 부반송파들에 실어 줌으로써 좋은 PAPR 저감 효과를 얻는다. 그러므로 본 논문에서는 OFDM 시스템을 통해 수중 채널에서 지연 확산에 대한 성능 이득을 보이고, 일반적인 OFDM 시스템보다 DFT-spread OFDM이 수중 통신 환경에서 더 적합한 통신 방식임을 시뮬레이션을 통하여 보였다. 그리고 DFT-spread OFDM의 두 가지 자원 분배 방식(Interleaved, Localized)에 따른 성능을 분석하고 수중 통신 환경에서 자원 분배 방식에 따른 성능의 적응성에 대하여 논의하였다. 시뮬레이션 결과를 통해 CP 삽입을 통한 보상후의 BER 성능은 DFT-spread OFDM 방식이 일반 OFDM에 비하여 $10^{-4}$에서 약 5~6dB 정도 좋은 것을 보였으며, 자원 분배 방식에 따른 BER 성능을 비교하였을 때, Interleaved 방식은 Localized 방식에 비하여 $10^{-4}$에서 약 3.5dB 정도 좋은 것을 보였다.

• 전자공학회논문지
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• 제51권9호
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• pp.82-90
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• 2014

본 논문에서는 선형성을 가진 파노라믹 스캔 라이다(PSL) 시스템용의 4-채널 차동 트랜스임피던스 증폭기 어레이를 0.18-um CMOS 공정을 이용하여 구현하였다. PSL시스템을 위한 성능의 비교분석을 위하여 전류모드 및 전압모드의 두 종류 트랜스임피던스 어레이 칩을 각각 구현하였으며, 채널당 1.25-Gb/s 동작속도를 갖도록 설계하였다. 먼저 전류모드 칩의 경우, 각 채널 광 수신입력단은 전류미러 구조로 구현하였으며, 특히 로컬 피드백 입력구조로 개선하여 낮은 입력저항과 낮은 잡음지수를 가질 수 있도록 설계하였다. 칩 측정 결과, 채널 당 $69-dB{\Omega}$ 트랜스임피던스 이득, 2.2-GHz 대역폭, 21.5-pA/sqrt(Hz) 평균 잡음 전류 스펙트럼 밀도, -20.5-dBm 수신감도, 및 1.8-V 전원전압에서 4채널 총 147.6-mW 소모전력을 보이며, 1.25-Gb/s 동작속도에서 크고 깨끗한 eye-diagram을 보인다. 한편, 전압모드 칩의 경우, 각 채널 광 수신입력단은 인버터 입력구조로 구현하여 낮은 잡음지수를 갖도록 설계하였다. 칩 측정 결과, 채널 당 $73-dB{\Omega}$ 트랜스임피던스 이득, 1.1-GHz 대역폭, 13.2-pA/sqrt(Hz) 평균 잡음 전류 스펙트럼 밀도, -22.8-dBm수신감도, 및 4채널 총 138.4-mW 소모전력을 보이며, 1.25-Gb/s 동작속도에서 크고 깨끗한 eye-diagra을 보인다.

• 전자공학회논문지
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• 제52권9호
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• pp.63-73
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• 2015

본 논문에서는 특별한 보정기법 없이 채널 간 오프셋 부정합 문제를 최소화한 2채널 time-interleaved (T-I) 구조의 10비트 120MS/s 파이프라인 SAR ADC를 제안한다. 제안하는 ADC는 4비트-7비트 기반의 2단 파이프라인 구조 및 2채널 T-I 구조를 동시에 적용하여 전력소모를 최소화하면서 빠른 변환속도를 구현하였다. 채널 간에 비교기 및 잔류전압 증폭기 등 아날로그 회로를 공유함으로써 일반적인 T-I 구조에서 선형성을 제한하는 채널 간 오프셋 부정합 문제를 추가적인 보정기법 없이 최소화할 뿐만 아니라 전력소모 및 면적을 감소시켰다. 고속 동작을 위해 SAR 로직에는 범용 D 플립플롭 대신 TSPC D 플립플롭을 사용하여 SAR 로직에서의 지연시간을 최소화하면서 사용되는 트랜지스터의 수도 절반 수준으로 줄임으로써 전력소모 및 면적을 최소화하였다. 한편 제안하는 ADC는 기준전압 구동회로를 3가지로 분리하여, 4비트 및 7비트 기반의 SAR 동작, 잔류전압 증폭 등 서로 다른 스위칭 동작으로 인해 발생하는 기준전압 간섭 및 채널 간 이득 부정합 문제를 최소화하였다. 시제품 ADC는 고속 SAR 동작을 위한 높은 주파수의 클록을 온-칩 클록 생성회로를 통해 생성하였으며, 외부에서 duty cycle을 조절할 수 있도록 설계하였다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.69LSB, 0.77LSB이며, 120MS/s 동작속도에서 동적 성능은 최대 50.9dB의 SNDR 및 59.7dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.36mm^2$이며, 1.1V 전원전압에서 8.8mW의 전력을 소모한다.