• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2015년도 하계학술대회
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• pp.96-97
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• 2015

본 논문에서는 MLT 멀티미디어 프레임워크를 이용하여 홍보동영상을 자동 합성하는 웹 기반 서비스 프레임워크 상에서의 연동 인터페이스를 개발한다. 소상공인 홍보영상 제작시스템은 일반 소상공인들의 업종 정보와 잠재고객 특성정보를 기반으로 사진이나 동영상을 입력하면 관련된 홍보동영상을 자동으로 출력하는 시스템이다. 인지도가 높고 기능이 다양한 상용 소프트웨어들이 다수 존재하지만 소상공인들이 쉽고 저렴하게 사용할 수 있는 시스템 구성을 위해 본 논문에서는 공개소스 프로젝트인 MLT 멀티미디어 프레임워크를 사용한다. LGPL에 따라 개발 중인 MLT는 멀티미디어 콘텐츠들을 쉽게 조합하고 표시하는 필수 기능들을 제공하며 플러그인 구조를 채용하여 신규기능 탑재 및 효과추가도 가능하다. 하지만 MLT는 영상생성에 필요한 저수준 기능들을 주로 제공하므로 상위 계층에서 입력된 정보를 반영하여 홍보영상을 만드는 시스템 구성을 위해서는 상위 모듈들과의 연동 인터페이스의 설계 및 구현이 필요하다. 따라서 본 논문에서는 홍보전략 및 홍보의도와 같은 상위수준의 정보를 고려하여 MLT로 동영상을 실제 합성할 수 있도록 하는 계층화된 연동 구조를 제안한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (1)
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• pp.572-574
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• 2000

리스트 기반 스케줄링은 하드웨어의 자원이 일정한 수준으로 제한된 상황에서 스케줄링에 필요한 컨트롤 스텝의 수를 최소화하고자 하는데 중점을 둔 일련의 스케줄링 기법 중 하나로, 연산의 우선 순위를 결정한 뒤, 그 우선 순위에 의거하여 준비된 일단의 연산들에 대한 스케줄링을 수행하는 방식이다. 따라서 연산의 우선 순위를 결정하는데 고려되는 조건들은 리스트 기반 스케줄링의 성능에 직접적인 영향을 주며, 현재까지 다양한 우선 순위 결정 조건들이 제시되어 있다. 그런데, 최종 합성 결과는 상위 수준 합성의 대상이 되는 입력 그래프의 특성에 따라 그 성능이 좌우되므로 일반적인 의미에서 최적의 우선 순위 결정 조건이란 존재하지 않는다. 본 논문에서는 단일한 우선 순위 조건하에서 경합하는 연산들의 우선 순위 결정 조건이란 존재하지 않는다. 본 논문에서는 단일한 우선 순위 조건하에서 경합하는 연산들의 우선 순위 결정시 다양한 우선 순위 결정 조건들을 균형있게 고려하여 보다 효율적인 스케줄링 결과를 얻는 방법을 제시하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (3)
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• pp.30-32
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• 2000

본 논문에서는 RTL 회로의 데이터패스에 대한 테스트 용이도 분석방식과 테스트 용이화 설계방식을 제안한다. 데이터패스에 대한 테스트 용이도 분석은 콘트롤러에 대한 정보없이 RTL 회로의 데이터패스만으로 수행한다. 본 논문에서 제안한 테스팅을 고려한 설계방식은 내장된 자체 테스트(BIST)나 주사(scan)방식이 아니며, 주사 방식을 적용했을 때에 비해 본 논문에서 제안한 테스트 용이화 설계방식을 적용했을 때에 보다 적은 면적 증가율(area overhead)을 보인다는 것을 실험을 통해 확인하였다. 또한, 회로 합성 후 ATPG를 통해 적은 면적 증가만으로 높은 고장 검출율(fault coverage)을 얻을 수 있음을 보인다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
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• pp.535-537
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• 2004

최근의 멀티미디어 시스템 설계 (예: 휴대폰, PDA) 경향에서 전력 소모를 줄이는 연구가 매우 긴요한 상황에, 본 연구는 누설 전류(leakage power)를 줄이는 연산 회로 아키텍쳐 합성 기법을 제안한다. 누설 전류를 줄이기 위한 방법으로 본 연구는 Dual threshold Voltage (Dual-V$_{T}$) 기법을 적용한다. 기존의 연구에서는 회로 설계 단계 중 논리나 트랜지스터 수준에서DUal-V$_{T}$를 적용한 방법과는 달리, 보다 상위 단계인 회로의 아키텍쳐 합성 단계에서의 지연시간 제약 조건을 만족하는 범위에서 최소의 누설전류 소모를 위한 합성 기법을 제안한다 따라서, 지연 시간과 누설전류 간의 Trade-Off를 이용하여 설계 조건에 맞는 융통성 있는 설계 결과를 얻을 수 있는 장점을 제공한다. 본 연구는 케리-세이브 가산기 (Carry-Save Adder) 모듈의 생성 과정에 국한된 합성 알고리즘의 적용을 보이고 있지만, 일반적인 연산 모듈을 사용한 아키텍쳐 설계 과정에서도 본 알고리즘을 쉽게 변형, 적용할 수 있다.

• 정보처리학회논문지D
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• 제17D권6호
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• pp.415-422
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• 2010

본 논문은 단위 컴포넌트가 제공하는 서비스를 중심으로 컴포넌트 행위모델을 합성하고 상위수준의 추상적 행위모델을 추출하는 서비스기반 합성과 검증기법을 제안한다. 이를 위하여, 상향식 행위양식 추상화의 기초가 되는 추상 컴포넌트를 정의하고, 포트기반 동기화 알고리즘과 서비스기반 투영을 통한 추상화기법을 제안하였다. 또한, 제안된 기법을 적용한 모델검증 프레임워크를 개발하고, 사례연구를 통하여 제안된 방식이 검증비용을 절감함을 입증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.105-108
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• 2002

Although asynchronous designs have become a promising way to develop complex modern digital systems, there is a few complete design framework for VLSI designers who wish to use automatic CAD tools. Especially, high-level synthesis is not widely concerned until now. In this paper we Proposed a method for high-level synthesis of asynchronous systems as a part of an asynchronous design framework. Our method performs scheduling, allocation, and binding, which are three subtasks of high-level synthesis, in simultaneous using a transformational approach. To deal with complexity of high-level synthesis we use neighborhood search algorithm such as Tabu search.

• 한국컴퓨터정보학회논문지
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• 제4권1호
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• pp.7-14
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• 1999

본 논문에서는 상위수준합성에서의 연산자 할당 및 바인딩을 위한 방법을 다루었다. 스케쥴링 후 각 제어스텝에 지정된 연산을 연산자에 할당하기 위한 새로운 방법을 제시하였다. 특히 최적의 할당 및 바인딩 결과를 얻기위해 ILP 기법을 이용하였다. HAL시스템에서 사용된 Differential Equation DFG 모델을 실험대상으로 하여 본 연구의 효용성을 입증하였다.

• 한국정보처리학회논문지
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• 제5권11호
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• pp.2973-2979
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• 1998

본 논문은 상위 수준 합성식의 자원 제약 조건하에서 파이프라인 데이타패스 합성을 위한 스케쥴링 알고리즘으로, 제안된 휴리스틱 알고리즘은 자원의 충돌수에 근거한 우선순위 함수를 사용한다. 자원 제약하에서 파이프라인 데이타패스 합성수를 정의하여 스케쥴링 한다. 제안 알고리즘은 실질적인 하드웨어 설계를 위해 체이닝, 멀티사이클링, 구조적 파이프라인이 지원되도록 한다. 제안 알고리즘에 의한 16 포인트 FIR 필터와 5차 엘립틱 웨이브 필터 합성 결과에 의해 다른 시스템들과의 성능을 비교하였으며, 대부분의 경우에 최적의 해를 찾을 수 있었다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.49-57
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• 2009

본 연구에서는 상위 수준 합성에서 시간 제약과 하드웨어 제약을 동시에 고려하여 에너지 소모를 최소로 줄이는 다중 전압스케줄링 방법을 개발하였다. 기존의 다중 전압 스케줄링에서는 임계 경로에 있는 연산에 대해 높은 전압을 할당하고, 임계 경로에 있지 않은 연산에 대해서는 낮은 전압을 할당하는 방법을 주로 사용하였다. 우리는 다중 전압 리스트 스케줄링을 기반으로 simulated annealing기법을 적용하여 임계 경로상의 연산인지와 관계없이 자유롭게 여러 전압을 할당하여 최적화함으로서 저전력 스케줄링 결과를 얻을 수 있었다. 계산 시간 제한에 여유가 있을 때에는 전반적으로 낮은 전압을 사용하여 에너지 소모를 더욱 낮출 수 있다. 그리고 후처리 과정을 통해 추가의 에너지 감소를 얻을 수 있었다. 경우에 따라, 전압 level shifter 수를 줄일 필요가 있으므로 비용 함수에 가중치를 줄 수 있도록 하였다. 예를 들어, level shifter 에너지 소모에 6배의 가중치를 주면, 전압 level shifter 수는 약 24%, shifter 에너지 소모는 약 20% 정도 감소한다. 이를 이용하여 전체 에너지 소모와 level shifter 사용횟수의 tradeoff가 가능하다.

• 한국산업융합학회 논문집
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• 제2권2호
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• pp.109-114
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• 1999

본 논문에서는 응용 주문형 집적회로 (ASICs)로 구현되는 신호처리기의 비용 예측 방법을 소개한다. 비용 예측은 디자인의 초기 단계에서 다양한 설계 사양들을 비교하여 성능과 비용 면에서 최적의 설계를 찾는데 도움을 준다. 본 비용 예측 방법은 Computer-Aided Design 도구들을 이용하여 시스템 동작 표현으로부터 시작하여 시스템 분할과 상위 수준 합성을 거쳐 레지스터 전송 수춘 단계에서 비용 예측을 실행한다. 사례 연구로 SWIR focal plane으로부터 생성되는 신호를 처리하는 신호처리기의 비용 예측을 실험한다. IBM 1.0 마이크론 기술의 CMOS 표준 셀을 적용하여 실험을 한 결과 각 채널로부터 전달되는 데이터를 실행하기 위해서는 3개의 칩이 필요했다.