• 한국산업융합학회 논문집
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• 제3권4호
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• pp.299-306
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• 2000

이 논문은 파이프라인 함성을 위한 상위수준 데이터 경로 하성과 콘트롤 합성의 통합에 관한 연구이다. 현재 대부분의 상위수준 합성 방법은 콘트롤 영역의 영향을 무시하는데 보다 나은 설계를 위하여 데이터 경로디자인 영역과 콘트롤 디자인 영역을 통합하여 탐색하는 파이프라인 상위수준함성 도구를 구현했다. 이 도구는 비용 제한 하에서 최고 성능의 파이프라인을 합성하는 비용재한합성과 성능 제한 하에서 최서 비용의 파이프라인을 합성하는 성능 제한합성의 두 가지 방식을 제공한다.

• 한국정보과학회논문지:시스템및이론
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• 제28권5호
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• pp.259-267
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• 2001

칩의 집적도에 비례하여 설계검증 및 칩 제작 후의 결함점검은 갈수록 어려워지며 이러한 테스트 문제의 원초적 해결을 위하여 다양한 테스트설계 기술이 널리 개발되고 있다. 상위 수준의 테스트설계에서는 회로의 기능에 대해서는 알 수 있으나 구조에 대해서는 알 수 없고, 하위 수준의 테스트설계에서는 회로의 구조를 알 수 있으나 기능은 알 수 없다. 따라서 테스트 설계는 기능을 기술하는 상위 수준에서부터 고려되어 하위 게이트수준에서 스캔플립플롭을 선택하여야 최적화된 성능을 얻을 수 있다. 본 논문에서는 테스트용이도를 증진시키기 위해, 상위수준의 기능정보에 대해서는 테스트점을 삽입하여 제어흐름(control flow)을 변경하고, 상위 수준의 합성 후에 하위 수준에서 스캔플립플롭을 선택하여 다시 합성하는 상위.하위 수준에서 통합된 테스트 합성 기술을 제안한다. 실험결과 통합된 테스트 합성 기술이 대부분의 벤치마크 회로에서 높은 고장검출율을 보여주고 있다.

• 전자통신동향분석
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• 제5권2호
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• pp.156-169
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• 1990

본 기술동향에서는 시스템에서 요구되는 동작에 관한 기술을 레지스터 전송 수준의 구조에 관한 기술로 바꾸는 상위 수준 합성에 대하여 그 현황을 분석하였다. 현황 분석은 스케줄링과 할당으로 나누어 진행하였으며, 상위 수준 합성의 필요성, 내용, 기법 분석 및 시스템 분석을 행하였다. 현재의 연구가 갖는 문제점을 검토하였으며, 앞으로의 전망을 예측하였다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.83-88
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• 2008

본 논문에서는 상위수준 합성에서의 비트단위 지연시간을 고려한 새로운 스케줄링 기법을 제안한다. 기존의 상위수준 합성을 위한 비트단위 지연시간 계산 방법은 특정 resource에서만 제한적으로 이용할 수 있었다. 하지만 본 연구에서는 다양한 resource에 대해서도 적용할 수 있는 효율적인 비트단위 지연시간 계산 방법을 개발하여, 이를 스케줄링에 적용하였다. 스케줄링 알고리즘은 리스트 스케줄링을 기반으로 하였으며, 스케줄링 과정에서 비트단위 지연시간을 고려하여 chaining을 수행한다. 또한 resource 제약조건하에서 성능을 더욱 향상시키기 위해 multi-cycle chaining을 수행할 수 있다. 잘 알려진 몇 가지 DSP 예제에 대한 실험 결과는 제안한 방법이 기존의 리스트 스케줄링에 비하여 평균 14.7% 성능을 향상시킬 수 있음을 보인다.

• 전자통신동향분석
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• 제12권5호통권47호
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• pp.95-106
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• 1997

집적회로 설계에서 소비 전력은 집적도가 증가함에 따라서 중요한 설계 사양으로 전력 소비를 낮추기 위한 저전력 설계 기술에 대한 연구가 많이 진행되고 있다. 저전력 설계 기술은 소비 전력에 대한 정확한 예측 기술과 예측된 결과를 이용한 최적화 기술로 나뉘어 진다. 이들 기술은 논리 수준에서 많은 연구가 진행되었으며 현재, 효과적인 예측과 최적화가 가능한 행위 및 아키텍처 수준의 상위 수준에서 저전력 설계에 대한 연구가 진행되고 있다. 저전력 설계를 위한 최적화 기술, CAD 환경, 그리고 툴에 대하여 살펴보고 상위수준합성 시스템인 HYPER에 대하여 간략하게 소개한다

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.791-794
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• 1998

칩의 집적도에 비레한 테스트 문제의 원초적인 해결은 VHDL등으로 기술되는 상위기능 수준에서부터 고려되어야 한다. 본 논문에서는 상위수준의 기능정보에서 테스트점을 삽입 제어흐름(control flow)를 변경하여 고집적 회로의 고장점검도를 증진시키는 기술을 소개한다. while 푸프와 if-then-else 제어문에 AND 및 OR 타입 등의 테스점을 삽입하여 내부 신호의 조정도를 최적화시킨다. 랜덤패턴 시뮬레이션을 벤치마크 회로에 적용 각 변수의 조정도를 산출하여 테스트점의 종류 및 삽입할 위치를 결정하였다. 본 연구에서 제안하는 상대적 랜덤도에 의하여 VHDL 코드에 단일 테스트점을 삽입 합성한 결과 게이트 수준회로에 대한 고장점검도가 최대 30% 까지 증진됨을 알 수 있었다.

• 한국인터넷방송통신학회논문지
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• 제16권3호
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• pp.137-144
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• 2016

본 논문에서는 새로운 멀티프로세서 디자인을 위한 상위 수준 합성 시스템의 회로 복잡도 최적화 ILP 알고리즘을 제안하였다. 상위수준 합성에서 가장 중요한 연산자의 특성과 데이터패스의 구조를 분석하고, 멀티사이클 연산의 스케줄링 시 가상연산자 개념을 도입함으로써, 멀티사이클 연산을 구현하는 연산자의 유형에 관계없이 공통으로 적용시킬 수 있는 ILP 알고리즘을 이용하여 증명하였다. 기술된 알고리즘의 스케줄링 성능을 평가하기 위하여, 표준벤치마크 모델인 5차 디지털 웨이브필터에 대한 스케줄링을 행한 결과, 기존의 데이터패스 스케줄링 결과와 정확하게 일치함으로서, 제시된 모든 ILP 수식이 정확하게 기술되었음을 알 수 있었다.

• 전자공학회지
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• 제19권1호
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• pp.55-64
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• 1992

• 한국정보과학회논문지:시스템및이론
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• 제32권7호
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• pp.359-367
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• 2005

본 논문은 자원제약 조건하에서 파이프라인 데이타패스 합성을 위한 스케줄링 방법을 제안한다. 제안 방법은 연산의 배정 가능한 제어단계들 중에서 처음과 마지막 제어단계에 임시로 연산을 배정하여 스케줄링 해가 존재하는지를 평가한다. 만약 해를 발견할 수 없다면 이는 자원제약 위반에 의해 연산을 그 제어단계에 배정하는 것이 불가능함을 의미하기 때문에 그 제어단계를 배정 가능한 제어단계 후보에서 제거한다 제안 알고리즘은 점진적 배정가능범위 축소에 기초하여 스케줄하고 자원 배정에 대한 영향을 고려하여 성능개선을 위한 해를 찾는다. 벤치마크에 대한 실험결과는 기존 방법들과 비교하여 개선된 실험결과를 보였다.

• 한국정보전자통신기술학회논문지
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• 제4권2호
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• pp.83-87
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• 2011

상위수준합성에서 클록 선택은 시스템의 성능과 설계의 질에 큰 영향을 미친다. 대부분의 시스템에서 클럭은 사전에 설계자에 의해 미리 명시되어야하지만, 최상의 클록은 상이한 스케줄의 결과를 평가한 후에 탐색이 가능하다. 본 연구에서는 체이닝이 가능한 연산 집합으로부터 클록을 선택하면서 동시에 스케줄링 하는 방법을 제안한다. 제안 스케줄링 알고리즘은 선택된 클록 주기에 기초하여 비트 단위 지연시간을 고려한 체이닝을 수행하며 리스트 스케줄링 방법으로 진행한다. 실험 결과는 제안 방법이 18%의 성능 개선이 있음을 보인다.