• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2019.05a
• /
• pp.254-256
• /
• 2019

소수체 GF(p)와 이진체 $GF(2^m)$ 상의 다중 타원곡선을 지원하는 듀얼 필드 ECC (DF-ECC) 프로세서를 설계하였다. DF-ECC 프로세서의 저면적 설와 다양한 타원곡선의 지원이 가능하도록 워드 기반 몽고메리 곱셈 알고리듬을 적용한 유한체 곱셈기를 저면적으로 설계하였으며, 페르마의 소정리(Fermat's little theorem)를 유한체 곱셈기에 적용하여 유한체 나눗셈을 구현하였다. 설계된 DF-ECC 프로세서는 스칼라 곱셈과 점 연산, 그리고 모듈러 연산 기능을 가져 다양한 공개키 암호 프로토콜에 응용이 가능하며, 유한체 및 모듈러 연산에 적용되는 파라미터를 내부 연산으로 생성하여 다양한 표준의 타원곡선을 지원하도록 하였다. 설계된 DF-ECC는 FPGA 구현을 하드웨어 동작을 검증하였으며, 0.18-um CMOS 셀 라이브러리로 합성한 결과 22,262 GEs (gate equivalences)와 11 kbit RAM으로 구현되었으며, 최대 100 MHz의 동작 주파수를 갖는다. 설계된 DF-ECC 프로세서의 연산성능은 B-163 Koblitz 타원곡선의 경우 스칼라 곱셈 연산에 885,044 클록 사이클이 소요되며, B-571 슈도랜덤 타원곡선의 스칼라 곱셈에는 25,040,625 사이클이 소요된다.

• Proceedings of the Korea Society for Energy Engineering kosee Conference
• /
• 1994.05a
• /
• pp.55-63
• /
• 1994

국내에서 실제 운전되고 있는 천연가스 복합발전플랜트의 성능 예측에 대한 공정전산 해석을 수행하였다. 가스터빈 사이클은 압축기, 연소기, 터빈 및 터빈 날개의 냉각을 위한 냉각계통으로 구성하였으며, 중기터빈 사이클은 폐열회수보일러, 고압/중압/저압터빈, 펌프 및 부속공정으로 구성하였다. 해석결과는 실제 플랜트의 운전자료와 정성적 및 정량적으로 잘 일치하였으며, 폐열회수보일러의 적절한 설계에 의하여 전체 플랜트의 출력향상을 도모할 수 있음을 제시하였다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2001.04a
• /
• pp.742-744
• /
• 2001

이 논문은 n-차원 스타 그래프 S$_{n}$, n$\geq$4에서 정점과 에지 고장의 수가 n-3 이하일 때, 임의의 두 고장이 아닌 정점 사이에 길이가 두 정점의 색이 같으면 n!-2f$_{v}$ -2 이상이고, 색이 다르면 n!-2f$_{v}$ -1 이상인 경로가 존재함을 보인다. 여기서 f$_{v}$ 는 고장인 정점의 수이다. 이 결과를 이용하면 고장의 수가 n-3이하일 때, 임의의 고장이 아닌 에지를 지나는 길이 n!-2f$_{v}$ 이상인 사이클을 설계할 수 있다.

• Solar Energy
• /
• v.10 no.3
• /
• pp.35-45
• /
• 1990

An analytical equation to estimate the Rankine power cycle efficiency at maximum power for the given mass flow rates of heating and cooling fluids is derived. The accuracy of the result is shown by comparing the analytical values with those calculated one using detailed thermodynamic data. The results indicate that the thermal efficiency at maximum power depends primarily on the initial temperatures of the heating and cooling fluids, and it also depends on the pinch-temperature differences between the working fluid and the heating and cooling fluids. The efficiency at maximum power provides a measure of the power available in a practical Rankine heat engine.

• Journal of the Korean Society of Propulsion Engineers
• /
• v.12 no.5
• /
• pp.18-25
• /
• 2008

A performance analysis program has been developed for the gas generator cycle liquid rocket engine. This program predicts the system performance with the performances of subsystems which are evaluated by the models based on another analyses or experiments. The analysis method has been validated by comparing the engine performance against the published conceptual design. The performance models of the subsystems have been verified to give reasonable results by comparing with the MC-1 engine design and the system analysis of 10 ton thrust engine. The system performance of the 30 ton thrust rocket engine using LOx/Jet-A1 has been presented as an application example.

• JOURNAL OF ELECTRICAL WORLD
• /
• s.302
• /
• pp.64-70
• /
• 2002

현재 미쓰비시(삼릉)전기를 비롯한 빌딩관련업계에서는 빌딩의 재건축이나 설비투자는 감소되고 건물$\cdot$설비의 장(長)수명화가 도모되고 있으며, 전체수명에 걸친 경제적 부담을 종합적으로 억제함으로써 러닝코스트를 최적화하려는 경향은 더욱 높아질 것으로 예측된다. 빌딩의 기획$\cdot$설계단계에서부터 폐기까지의 라이프사이클에서 러닝코스트가 점하는 비율은 라이프사이클 코스트(LCC)전체의 $70\%$에서 $80\%$가 된다. 이것을 억제하는 것은 중요한 과제로서, 그 지원시스템으로 고도의 빌딩매니지먼트 시스템(BMS)이 필요하게 된다. 개발한 BMS는 중$\cdot$대규모 빌딩시스템 확대판매를 위한 새로운 시스템이지만 종합관리서비스를 위한 수탁용 지원시스템이기도 하다. 빌딩 라이프사이클의 전(全)단계(기획$\cdot$설계$\rightarrow$건설$\rightarrow$운용관리$\rightarrow$처분)에서 대응하게 되어 있다. 동사그룹(미쓰비시전기 및 미쓰비시전기 빌딩테크노서비스)은 빌딩오너의 경영적 시각에서, 활동이 가능하며 메이커와 서비스회사의 구분없이 다방면에 걸쳐 역할을 담당하고 있다. 또 고객에게 가치를 제공하는 기술과 전국적인 대응체제는 BMS 개발에 큰 힘이 되고 있다. 개발한 BMS의 특징은, 지금까지의 설비관리시스템의 실적을 베이스(경험, 노하우 등)로 다시 보완하여 장치함으로써 임차인관리시스템, 나아가 에너지 절약 요구에 응한 에너지관리까지 확대하여 유기적(관련정보와 연계를 갖도록 한다는 의미)으로 구축한 시스템을 완성한 점이다.

• KSCE Journal of Civil and Environmental Engineering Research
• /
• v.29 no.2D
• /
• pp.235-244
• /
• 2009

Design Value Engineering (VE) has become an import part of the daily design process since it has been introduced in the construction industry. Design VE is usually conducted in the general and execution design stages respectively. In order to increase the effectiveness of the VE process, the outcome from the general design VE activities should be integrated into execution design. The outcome from the execution design should be used again for construction. In this study, a consecutive VE process model has been presented as a way to improve the current practice of design VE activities in the construction industry. In the presented model, follow-up activities are emphasized to increase values from the life-cycle perspective of a construction project. The model was tested in a case study of an actual design VE process. The result of the study demonstrates that the model can: 1) effectively incorporate owners requirements; 2) assist decision making in selecting better construction; 3) increase the interface between general and execution design stages; and 4) trace the value flow more efficiently. Overall, the study results indicates that a the consecutive VE process model can be effectively applied when construction project are contracted for the life-cycle management of construction projects.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.47 no.1
• /
• pp.20-27
• /
• 2010

This paper describes a design of 5-stage pipelined de-blocking filter with power reduction scheme and proposes a efficient memory architecture and filter order for high performance H.264/AVC Decoder. Generally the de-blocking filter removes block boundary artifacts and enhances image quality. Nevertheless filter has a few disadvantage that it requires a number of memory access and iterated operations because of filter operation for 4 time to one edge. So this paper proposes a optimized filter ordering and efficient hardware architecture for the reduction of memory access and total filter cycles. In proposed filter parallel processing is available because of structured 5-stage pipeline consisted of memory read, threshold decider, pre-calculation, filter operation and write back. Also it can reduce power consumption because it uses a clock gating scheme which disable unnecessary clock switching. Besides total number of filtering cycle is decreased by new filter order. The proposed filter is designed with Verilog-HDL and functionally verified with the whole H.264/AVC decoder using the Modelsim 6.2g simulator. Input vectors are QCIF images generated by JM9.4 standard encoder software. As a result of experiment, it shows that the filter can make about 20% total filter cycles reduction and it requires small transposition buffer size.

• Journal of the Institute of Electronics Engineers of Korea TE
• /
• v.39 no.3
• /
• pp.1-7
• /
• 2002

This paper presents a new PLL clock generator that can improve a jitter noise characteristics and acquisition process by designing a multi-PFD(Phase Frequency Detector) and an adaptive charge pump circuit. The conventional PLL has not only a jitter noise caused from such a demerit of the wide dead zone and duty cycle, but also a long delay interval that makes a high speed operation unable. An advanced multi-structured PFD circuit using the TSPC(True Single Phase Clocking) circuit is proposed, in which it shows an excellent functionalities in terms of the jitter noises by designing its circuit with the exact dead zone and duty cycle. Our new designed adaptive charge pump in the loop filter of a PLL can improve an acquisition characteristic by adaptively increasing of current. The Hspice simulation is done to evaluate the performance of the proposed circuit. Simulation result shows that our PLL has under 0.01ns in the dead zone, no influence from the duty cycle of input signals and under 50ns in the acquisition time. This circuit will be able to be used in develops of high-performance microprocessors and digital systems.  

• Proceedings of the IEEK Conference
• /
• 2000.09a
• /
• pp.259-262
• /
• 2000

본 논문은 전탐색 블럭매칭 움직임추정 VLSI 구조에서 클럭당 두연산(하나는 클럭의 상향에지, 하나는 하향에지에서 동작)을 수행하는 PE(Processing Element)를 교번적으로 결선, 클럭의 상향에지는 물론 하향에지에서도 동작하도록 하는 방식으로 클럭 사이클수를 줄이는 VLSI 구조를 제안한다 기존 구조에 그대로 적용되는 본 방법은 공급 데이타폭이 2 배, PE 의 HW 복잡도가 1.5 배 절대차 합 연산의 복잡도가 2 배로 늘어나 전체 하드웨어가 복잡해지나, PE수를 2배로 하여 클럭사이클수를 줄이는 방법에 비해서는 매우 효율적이다. 본 제안 구조는 계층적 움직임 추정 알고리듬을 사용한 MPEG-2 움직임 추정기 개발의 설계에 적용하여 기능과 HW 복잡도를 확인하였다.