• Journal of the Semiconductor & Display Technology
• /
• v.22 no.3
• /
• pp.106-111
• /
• 2023

The importance of load-to-use latency has been highlighted as state-of-the-art computing cores adopt deep pipelines and high clock frequencies. The cascaded cache was recently proposed to reduce the access cycle of the L1 cache by utilizing differences in latencies among banks of the cache structure. However, this study assumes the cache is comprised of SRAM, making it unsuitable for direct application to non-volatile memory-based systems. This paper proposes a novel mechanism and structure for lowering dynamic energy consumption. It inserts monitoring logic to keep track of swap operations and write counts. If the ratio of swap operations to total write counts surpasses a set threshold, the cache controller skips the swap of cache blocks, which leads to reducing write operations. To validate this approach, experiments are conducted on the non-volatile memory-based cascaded cache. The results show a reduction in write operations by an average of 16.7% with a negligible increase in latencies.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2010.02a
• /
• pp.232-232
• /
• 2010

정보화 산업의 발달은 DRAM, flash memory 등을 포함한 기존의 반도체 메모리 소자를 대체할 수 있는 차세대 메모리 소자에 대한 개발을 요구하고 있다. 특히 magnetic random access memory (MRAM)는 SRAM과 대등한 고속화 그리고 DRAM 보다 높은 기록 밀도가 가능하고 낮은 동작 전압과 소비전력 때문에 대표적인 차세대 비휘발성 메모리로 주목받고 있다. 또한 MRAM소자의 고집적화를 위해서 우수한 프로파일을 갖고 재증착이 없는 나노미터 크기의 magnetic tunnel junction (MTJ) stack의 건식 식각에 대한 연구가 선행되어야 한다. 본 연구에서는 고밀도 반응성 이온 식각법(Inductively coupled plasma reactive ion etching; ICPRIE)을 이용하여 재증착이 없이 우수한 식각 profile을 갖는 CoFeB과 IrMn 박막을 형성하고자 하였다. Photoresist(PR) 및 Ti 박막의 두 가지 마스크를 이용하여 HBr/Ar, HBr/$O_2$/Ar 식각 가스들의 농도를 변화시키면서 CoFeB과 IrMn 박막의 식각 특성들이 조사되었다. 자성 박막과 동일한 조건에 대하여 hard mask로서 Ti가 식각되었다. 좋은 조건을 얻기 위해 HBr/Ar 식각 가스를 이용 식각할 때 pressure, bias voltage, rf power를 변화시켰고 식각조건에서 Ti 하드마스크에 대한 자성 박막들의 selectivity를 조사하고 식각 profile을 관찰하였다. 식각 속도를 구하기 위해 alpha step(Tencor P-1)이 사용되었고 또한 field emission scanning electron microscopy(FESEM)를 이용하여 식각 profile을 관찰함으로써 최적의 식각 가스와 식각 조건을 찾고자 하였다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2011.02a
• /
• pp.133-133
• /
• 2011

최근 나노입자를 이용한 비휘발성 메모리 소자의 제작에 대한 연구가 진행되고 있다. 특히, 실리사이드 계열의 나노입자를 적용한 소자는 일함수가 크지만 실리콘 내의확산 문제를 가지고 있는 금속 나노입자와 달리 현 실리콘 기반의 반도체 공정 적용이 용이한 잇 점을 가지고 있다. 따라서 본 연구에서는 실리사이드 계열의 화합물 중에서 4.63 eV인 Vanadium Silicide ($V_3$Si) 박막을 열처리 과정을 통하여 수 nm 크기의 나노입자로 제작하였다. 소자의 제작은 p-Si기판에 5 nm 두께의 $SiO_2$ 터널층을 dry oxidation 방법으로 성장시킨 후 $V_3$Si 금속박막을 RF magnetron sputtering system을 이용하여 3~5 nm 두께로 tunnel barrier위에 증착시켰다. Rapid thermal annealing법으로 질소 분위기에서 $1000^{\circ}C$의 온도로 30초 동안 열처리하여 $V_3$Si 나노 입자를 형성 하였으며. 20 nm 두께의 $SiO_2$ 컨트롤 산화막층을 ultra-high vacuum magnetron sputtering을 이용하여 증착하였다. 마지막으로 thermal evaporation system을 통하여 Al 전극을 직경 200, 두께 200nm로 증착하였다. 제작된 구조는 metal-oxide-semiconductor구조를 가지는 나노 부유 게이트 커패시터 이며, 제작된 시편은 transmission electron microscopy을 이용하여 $V_3$Si 나노입자의 크기와 균일성을 확인했다. 소자의 전기적인 측정은 E4980A capacitor parameter analyzer와 Agilent 81104A apulse pattern generator system을 이용한 전기용량-전압 측정을 통해 전하저장 효과를 분석하였다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2011.02a
• /
• pp.71-71
• /
• 2011

ZnO 반도체가 넓은 에너지띠와 큰 엑시톤 결합에너지를 가지기 때문에 가진 투명 전극, 태양전지, 발광소자 및 메모리와 같은 다양한 전자 및 광전자 소자의 응용에 대한 많은 연구가 활발히 진행되고 있다. 본 논문에서는 절연성 고분자인 폴리스티렌 박막에 분산되어 있는 ZnO 나노 입자를 기억 매체로 사용하는 write-once-read-many times (WORM) 메모리 소자를 제작하고 전기적 성질과 안정성에 대하여 관찰하였다. 화학적 방법으로 형성한 ZnO 나노입자와 폴리스티렌을 N,N-dimethylformamide 용매에 녹인 후 초음파 교반기를 사용하여 나노 복합 소재를 형성하였다. 하부 전극으로 indium-tin-oxide가 증착되어 있는 유리 기판 위에 나노 복합 소재를 스핀코팅 방법으로 도포한 후 열을 가해 잔류 용매를 제거하였다. ZnO 나노입자가 분산되어 있는 폴리스티렌 나노 복합 소재로 구성된 박막위에 상부 전극으로 Al을 열증착하여 메모리 소자를 제작하였다. 전류-전압 측정 결과에서 저전압에서는 전도도가 낮은 OFF 상태를 유지하다 약 1.5 V에서 전도도가 갑자기 증가하여 높은 전도도의 ON 상태로 전이되는 쌍안정성이 관찰되었다. 전류의 ON/OFF 비율은 약 103이며 ON 상태에서 OFF 상태로 전환되지 않는 전형적인 WORM 메모리 소자의 전류-전압 특성을 나타났다. 두 전극 사이에 폴리스티렌 박막으로만 제작된 소자를 제작하여 전류-전압 측정을 하였으나 메모리 특성이 나타나지 않았다. 그러므로 WORM 메모리 특성은 폴리스티렌 박막안의 ZnO 나노입자에 기인함을 알 수 있었다. 제작된 소자에 대해 기억 시간 측정 결과는 ON과 OFF 상태의 전류가 장시간에도 변화가 거의 없는 소자의 안정성을 보여주었다. 이 실험 결과는 ZnO 나노입자가 분산된 폴리스티렌 나노 복합 구조체를 사용하여 안정성을 가진 WORM 메모리 소자를 제작할 수 있음을 보여주고 있다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2014.04a
• /
• pp.37-39
• /
• 2014

최근 무선 통신 및 반도체 기술이 발전하면서 다양한 응용 분야에서 센서를 활용하는 시스템이 증가하는 추세이다. 이러한 센서 시스템은 전력 공급이 제한적이고 저전력 전원 공급 장치를 사용하기 때문에 불안정한 전력 공급 상황에서 시스템의 비정상 종료 시 데이터의 무결성을 보장할 수 없는 문제가 있다. 이를 해결하기 위해 시스템 내부에 추가 전원 장치를 제공하거나 비휘발성 메모리에 연산장치를 추가하는 등의 방안이 제안되었지만, 이는 물리적, 비용적 오버헤드를 초래한다. 본 논문에서는 이러한 오버헤드를 최소화하면서 센서 시스템의 신뢰성을 높이는 방안을 제시한다. 제안하는 방법을 ARM 프로세서와 FPGA를 기반으로 구현하고 그 효용성을 검증하였다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2016.02a
• /
• pp.339.1-339.1
• /
• 2016

본 연구에서는 금속-절연막-반도체 (MIS) 형태를 이용한 비휘발성 메모리 (NVM) 소자의 메모리 특성 향상을 위해 수소화 (Hydrogenation) 처리된 게이트산화막을 블로킹 산화막으로 응용하였다. 기존 연구의 경우 저온 공정시 게이트산화막의 고품위 전기적 특성 확보에 어려움이 있었다. 하지만 이번 연구에서는 게이트산화막 형성 시 H2 또는 NH3가스를 함께 주입시켜 Si-H 결합의 증대를 통한 passivation 효과를 얻을 수 있었다. 형성된 게이트산화막의 전기적 특성을 확인하기 위해 우선적으로 박막트랜지스터 (TFT)를 제작하여 전기적 특성을 확인하였다. 수소화 처리된 게이트산화막을 이용한 TFT 경우 그렇지 않은 게이트산화막을 이용한 TFT 보다 약 5V의 threshold voltage (Vth) 이득이 있으며 Vth의 hysteresis 특성 역시 거의 0V로 매우 안정적이었다. MIS 형태의 NVM 소자의 경우 -20V에서 +15V, +15V에서 -20V로 sweep하여 측정한 flatband voltage (Vfb)의 변화량 역시 약 88%의 메모리 특성 이득이 있음을 확인하였다.

• Proceedings of the Materials Research Society of Korea Conference
• /
• 2003.11a
• /
• pp.221-221
• /
• 2003

본 연구에서는 스핀밸브 다층박막에서 교환 바이어스에 영향을 끼치는 요인 중 하나인 강자성층과 반강자성층사이의 접합 계면에서의 표면 거칠기 [1,2]를 줄이기 위해 현재 반도체 공정에 사용되고 있는 이온빔 에칭 장비를 사용하여 스핀 밸브 다층박막의 씨앗층 에칭에 따른 교환 바이어스를 알아보고자 하였다. 스핀밸브 구조는 강자성층/비자성층/강자성층의 기본구조를 갖는데 이중 하나의 강자성층의 스핀방향이 반강자성층에 의해 고정되는 구조[3]로써 이러한 고정 효과를 교환 바이어스(exchange bias)라 부른다. 교환 바이어스(exchange bias)현상은 강자성과 반강자성의 접합계면에서 강한 상호 교환결합력에 의해 나타나는 현상으로 이러한 교환 바이어스 특성은 하드드라이브의 고밀도 자기헤드소자 및 비휘발성 자기 메모리소자에 응용되어 기존의 자기저항 소자의 특성을 크게 향상시킬 수 있게 되었다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
• /
• 1998.11a
• /
• pp.145-150
• /
• 1998

8$\times$8 bit scaled SONOSFET NAND type flash EEPROM that shows better characteristics on cell density and endurance than NOR type have been designed and its electrical characteristics are verified with computer aided simulation. For the simulation, the spice model parameter was extracted from the sealed down SONOSFET that was fabricated by $1.5mutextrm{m}$ topological design rule. To improve the endurance of the device, the EEPROM design to have modified Fowler-Nordheim tunneling through the whole channel area in Write/Erase operation. As a result, it operates Write/Erase operation at low current, and has been proven Its good endurance. The NAND type flash EEPROM, which has upper limit of V$_{th}$, has the upper limit of V$_{th}$ as 4.5V. It is better than that of floating gate as 4V. And a EEPROM using the SONOSFET without scaling (65$\AA$-l65$\AA$-35$\AA$), was also designed and its characteristics have been compared. It has more possibliity of error from the V$_{th}$ upper limit as 4V, and takes more time for Read operation due to low current. As a consequence, it is proven that scaled down SONOSFET is more pertinent than existing floating gate or SONOSFET without scaling for the NAND type flash EEPROM.EPROM.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
• /
• 1998.06a
• /
• pp.75-78
• /
• 1998

The SONOSFET Shows low operation voltage, high cell density, anti good endurance due to modified Fowler-Nordheim tunneling as memory charge injection method. In this paper, therefore, the NOR-type Flash EEPROM composed of SONOSFET, which has fast lead operation speed and Random Access characteristics, is proposed. An 8${\times}$8 bit NOR-type SONOSFET Flash EEPROM had been designed and its electrical characteristics were verified. Read/Write/Erase operations of it were verified with the spice parameters of SONOSFETs which had Oxide-Nitride-Oxide thickness of 65${\AA}$-165${\AA}$-35${\AA}$ and that of scaled down as 33${\AA}$-53${\AA}$-22${\AA}$, respectively. When the memory window of the scaled-down SONOSFET with 8V operation was similar to that of the SONOSFET with 13V operation, the Read operation delay times of the scaled-down SONOSFET were 25.4ns at erase state and 32.6ns at program state, respectively, and those of the SONOSFET were 23.5ns at erase state and 28.2ns at program state, respectively.

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.7 no.2
• /
• pp.269-275
• /
• 2003

Polysilicon-oxide-nitride-oxide-silicon(SONOS) transistors were fabricated by using 0.35${\mu}{\textrm}{m}$ complementary metal-oxide-semiconductor(CMOS) process technology to realize a low voltage programmable flash memory. The thickness of the tunnel oxide, the nitride, and the blocking oxide were 2.4nm, 4.0nm, and 2.5nm, respectively, and the cell area of the SONOS memory was 1.32$\mu$$m^2$. The SONOS device revealed a maximum memory window of 1.76V with a switching time of 50ms at 10V programming, as a result of the scaling effect of the nitride. In spite of scaling of nitride thickness, memory window of 0.5V was maintained at the end of 10 years, and the endurance level was at least 105 program/erase cycles. Over-erase, which was shown seriously in floating gate device, was not shown in SONOS device.