• Proceedings of the KAIS Fall Conference
• /
• 2010.11a
• /
• pp.216-220
• /
• 2010

본 연구는 앞으로 개발될, 혹은 현재 개발이 진행중인 16 비트 CPU를 위한 C 컴파일러를 개발하고자 한다. 본 연구는 다양하고 특별한 용도의 새로운 CPU를 위한 새로운 C 컴파일러들을 보다 쉽게 개발할 수 있게 한다. 공개 소프트웨어인 GNU C 컴파일러 생성기를 사용하여 새로운 CPU의 기능들을 명세하고, 기계 의존 원시 파일들을 수정함으로서 새로운 컴파일러를 개발할 수 있다. 개발된 컴파일러는 16 비트 CPU가 지원하는 16 비트 산술 연산 뿐만 아니라, 16 비트 CPU가 지원하지 않는 16 비트 산술 연산, 32 비트 Data Movement 연산, 32 비트 산술 연산, 32 비트 floating point 연산까지 가능하다. 그러나, 배열, 포인터, 구조체 등과 같은 고급 기능들을 지원하기 위해서는 더 많은 연구가 필요하다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
• /
• 2022.06a
• /
• pp.175-178
• /
• 2022

본 논문은 고차 계층 변조, 즉 계층 64QAM의 연판정 비트 검출을 위한 단순화된 연산 방법을 다룬다. 이는 기존 계층 변조의 연판정 비트, 즉 LLR(Log-Likelihood Ratio)값의 근사를 통해 불필요한 연산을 줄여 이에 필요한 지연시간을 줄일 수 있다. 또한 제안된 기법은 기존의 연판정 비트 검출 기법과 매우 유사한 비트 오류율(BER: Bit Error Rate) 성능을 유지하기 때문에 연판정 비트를 활용하는 방송 및 통신 시스템에 폭넓게 적용될 수 있을 것으로 기대한다.

• Journal of the Institute of Electronics Engineers of Korea TC
• /
• v.42 no.8 s.338
• /
• pp.11-16
• /
• 2005

This paper proposes a bit manipulation accelerator (BMA) having application specific instructions, which efficiently supports scrambling, convolutional encoding, puncturing, and interleaving. Conventional DSPs cannot effectively perform bit manipulation functions since かey have multiply accumulate (MAC) oriented data paths and word-based functions. However, the proposed accelerator can efficiently process bit manipulation functions using parallel shift and Exclusive-OR (XOR) operations and bit jnsertion/extraction operations on multiple data. The proposed BMA has been modeled by VHDL and synthesized using the SEC $0.18\mu m$ standard cell library and the gate count of the BMA is only about 1,700 gates. Performance comparisons show that the number of clock cycles can be reduced about $40\%\sim80\%$ for scrambling, convolutional encoding and interleaving compared with existing DSPs.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2007.06a
• /
• pp.778-781
• /
• 2007

RSA crypto-processors equipped with more than 1024 bits of key space handle the entire key stream in units of blocks. The RSA processor which will be the target design in this paper defines the length of the basic word as 128 bits, and uses an 256-bits register as the accumulator. For efficient execution of 128-bit multiplication, 32b*32b multiplier was designed and adopted and the results are stored in 8 separate 128-bit registers according to the status flag. In this paper, an efficient method to execute 128-bit MAC (multiplication and accumulation) operation is proposed. The suggested method pre-analyze the all possible cases so that the MAC unit can remove unnecessary calculations to speed up the execution. The proposed architecture protype of the MAC unit was automatically synthesized, and successfully operated at 20MHz, which will be the operation frequency in the target RSA processor.

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.12 no.1
• /
• pp.65-70
• /
• 2008

RSA crypto-processors equipped with more than 1024 bits of key space handle the entire key stream in units of blocks. The RSA processor which will be the target design in this paper defines the length of the basic word as 128 bits, and uses an 256-bits register as the accumulator. For efficient execution of 128-bit multiplication, 32b${\times}$32b multiplier was designed and adopted and the results are stored in 8 separate 128-bit registers according to the status flag. In this paper, an efficient method to execute 128-bit MAC (multiplication and accumulation) operation is proposed. The suggested method pre-analyze the all possible cases so that the MAC unit can remove unnecessary calculations to speed up the execution. The proposed architecture prototype of the MAC unit was automatically synthesized, and successfully operated at 20MHz, which will be the operation frequency in the target RSA processor.

• Proceedings of the IEEK Conference
• /
• 2003.07b
• /
• pp.867-870
• /
• 2003

본 논문은 멀티미디어 데이터 처리를 위한 효율적인 RISC 프로세서 유닛의 설계를 목표로 Vector 프로세서의 SIMD(Single Instruction Multiple Data) 개념을 바탕으로 고정된 연산기 데이터 비트 수에 비해 상대적으로 작은 비트수의 데이터 연산의 부분 병렬화를 통하여 멀티미디어 데이터 연산의 기본이 되는 곱셈누적(MAC : Multiply and Accumulate) 연산의 성능을 향상 시킨다. 또한 기존의 MMX나 VIS 등과 같은 범용 프로세서들의 부분 병렬화를 위해 전 처리 과정의 필요충분조건인 데이터의 연속성을 위해 서로 다른 길이의 데이터 흑은 비트 수가 작은 멀티미디어의 데이터를 하나의 데이터로 재처리 하는 재정렬 혹은 Packing/Unpacking 과정이 성능 전체적인 성능 저하에 작용하게 되므로 본 논문에서는 기존의 프로세서의 연산기 구조를 재이용하여 병렬 곱셈을 위한 연산기 구조를 구현하고 이를 위한 데이터 정렬 연산 구조를 제안한다.

• Journal of IKEEE
• /
• v.17 no.3
• /
• pp.346-351
• /
• 2013

Low-cost and low-power are important requirements in mobile systems. Thus, when a floating-point arithmetic unit is needed, 24-bit floating-point format can be more useful than 32-bit floating-point format. However, a 24-bit floating-point arithmetic unit can be risky because it usually has lower accuracy than a 32-bit floating-point arithmetic unit. Consecutive floating-point operations are performed in 3D graphic processors. In this case, the verification of the floating-point operation accuracy is important. Among 3D graphic arithmetic operations, the floating-point division is one of the most difficult operations to satisfy the accuracy of $10^{-5}$ which is the required accuracy in OpenGL ES 3.0. No 24-bit floating-point divider, whose accuracy is algebraically verified, has been reported. In this paper, a 24-bit floating-point divider is analyzed and it is algebraically verified that its accuracy satisfies the OpenGL requirement.

• KIPE Magazine
• /
• v.9 no.2
• /
• pp.23-25
• /
• 2004

1980년대 초반까지 대부분의 제어기는 아날로그 형태로 구성되어 복잡한 연산을 수행하기에는 많은 제약이 있었으나, 1980년대 초반부터 일반에게 소개되기 시작한 마이크로프로세서는 과거 불가능하다고 여겨졌던 연산을 현실화하는 계기를 마련하였다. 초기에는 8비트 혹은 16비트 형태의 마이크로프로세서가 주류를 이루었으나. 컴퓨터 및 반도체 분야의 눈부신 발달에 힘입어 80년대 중반에는 32비트 고성능 Digital Signal Processor(DSP)가 출현하게 된다.(중략)

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.25 no.8A
• /
• pp.1231-1237
• /
• 2000

DMT기반 VDSL 시스템에서 채널의 주파수 특성에 따라 각 부채널에 각기 다른 비트를 할당하는 "Bit allocation algorithm"은 DMT기반 시스템의 초기화 과정에 필수적으로 사용되며 초기화 시간을 단축하기위해 이알고리즘의 고속화가 필요하다 기존의 알고리즘인 Chow Campello가제시한 알고리즘들은 ADSL과 같이 부채널수가 적은 응용분야에서는 적용 가능했으나 부채널 수가 ADSL의 16배에 이르는 VDSL과 같은 경우에는 계산량이 과다하기 때문에 실시간 적용이 어렵다. 본 논문에서는 수신단에서 계산된 SNR을 미리 계산된 기준 SNR 값과 비교하는 방법을 이용하여 계산량을 줄인 새로운 비트 할당 알고리즘을 제시한다. 제안된 알고리즘은 기존 알고리즘에서 N.log2N의 연산이 필요한 SNR을 내림차순으로 분류하는 과정을 없앴고 log2 연산 덧셈 및 나눗셈의 연산을 단순한 비교 연산으로 대체함으로서 보다 고속으로 각 부채널에 할당할 비트 수를 계산할수 있다 그리고 제안된 고속 알고리즘을 VDSL 시스템에 적용한 결과 기존의 알고리즘인 Chow 알고리즘과 동일한 성능을 보임을 확이하였다.보임을 확이하였다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2002.04a
• /
• pp.16-18
• /
• 2002

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행 방식의 하나로 인식 되어졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러가지 연산수행 에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈 이 혼합되어 있는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널 들의 임의의 시그널 스위칭 변화에 대해 회로의 전력 소모를 최적화 한다. 우리는 이러한 최적화 방법을 여러 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 상당한 양의 전력 소모의 향상을 보였다.