• Journal of the Korea Institute of Information and Communication Engineering
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• v.20 no.3
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• pp.577-582
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• 2016

The synchronous TDC(Time-to-Digital Converter) of counter-type using current-conveyor is designed by $0.18{\mu}m$ CMOS process and the supply voltage is 3 volts. In order to compensate the disadvantage of a asynchronous TDC the clock is generated when the start signal is applied and the clock is synchronized with the start signal. In the asynchronous TDC the error range of digital output is from $-T_{CK}$ to $T_{CK}$. But the error range of digital output is from 0 to $T_{CK}$ in the synchronous TDC. The error range of output is reduced by the synchronization between the start signal and the clock when the timing-interval signal is converted to digital value. Also the structure of the synchronous TDC is simple because there is no the high frequency external clock. The operation of designed TDC is confirmed by the HSPICE simulation.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.16 no.6
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• pp.454-464
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• 2023

This paper proposes a low-power 8-bit asynchronous SAR ADC with a sampling rate of 1 MS/s for sensor node applications. The ADC uses bootstrapped switches to improve linearity and applies a VCM-based CDAC switching technique to reduce the power consumption and area of the DAC. Conventional synchronous SAR ADCs that operate in synchronization with an external clock suffer from high power consumption due to the use of a clock faster than the sampling rate, which can be overcome by using an asynchronous SAR ADC structure that handles internal comparisons in an asynchronous manner. In addition, the SAR logic is designed using dynamic logic circuits to reduce the large digital power consumption that occurs in low resolution ADC designs. The proposed ADC was simulated in a 180-nm CMOS process, and at a 1.8 V supply voltage and a sampling rate of 1 MS/s, it consumed 46.06 𝜇W of power, achieved an SNDR of 49.76 dB and an ENOB of 7.9738 bits, and obtained a FoM of 183.2 fJ/conv-step. The simulated DNL and INL are +0.186/-0.157 LSB and +0.111/-0.169 LSB.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.1
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• pp.36-44
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• 2007

This paper presented a hybrid ternary encoding scheme using 3-valued logic. It can adapt to the delay-insensitive(DI) model. We designed an asynchronous wrapper for the hybrid ternary encoding scheme to communicate with various asynchronous encoding schemes. It reduced about 50% of transmission lines and power consumption compared with the conventional 1-of-4 and ternary encoding scheme. The proposed wrappers were designed and simulated using the $0.18-{\mu}m$ standard CMOS technology. As a result, the asynchronous wrapper operated over 2 GHz communicating with a system bus. Moreover, the power dissipation of the system bus adapted the hybrid ternary encoding logic decreases 65%, 43%, and 36% of the dual-rail, 1-of-4, and ternary encoding scheme, respectively. The proposed data encoding scheme and the wrapper circuit can be useful for asynchronous high-speed and low-power asynchronous interface.

• Journal of KIISE:Computer Systems and Theory
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• v.28 no.1_2
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• pp.110-123
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• 2001

본 논문에서는 자유 선택 신호 전이 그래프와 비동기 유한 상태기로 기술된 회로 명세로부터 직접 속도 독립 회로를 합성하는 시스템에 대해 기술한다. 기존의 상태 그래프 기반의 합성 시스템은 상태의 수가 지수승으로 증가할 수 있기 때문에 큰 규모의 회로에 대해서는 합성에 실패할 수 있다는 문제점을 가지고 있다. 이를 해결하기 위해 여러 직접 합성 방법들이 제안되었는데, 본 논문의 합성 시스템은 마크드 그래프 분할 방법과 임시 전이의 사용을 허용함으로써 합성할 수 있는 회로의 범위를 넓혔다. 기존의 벤치마크 회로에 대한 실험결과 본 합성 시스템은 기존의 상태 그래프 기반의 합성 시스템에 비하여 현저하게 수행 속도를 단축시킬 수 있었고 기존의 직접 합성 시스템에 비하여 보다 확장된 그리고 보다 실용적인 회로 명세를 처리할 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.39 no.1
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• pp.42-48
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• 2002

In this paper, a decision method using multiple threshold values for PN code acquisition in Direct Sequence Code Division Multiple Access (DS-CDMA) systems is described. We apply this technique to the conventional double dwell serial search algorithm and analyze it in terms of mean code acquisition time. For the analysis, we present mathematical model of proposed algorithm and also perform the simulation under IMT-2000 channel models. Numerical results show that our proposed scheme outperforms the conventional one by 0.2 - 0.5 sec with respect to the mean code acquisition time because multiple threshold values mitigate the possible decline in search performance caused by the use of a single threshold.

• Proceedings of the Optical Society of Korea Conference
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• 2000.02a
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• pp.290-291
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• 2000

광전달망에서 전송용량의 폭발적인 수요 증가에 대처하기 위한 최적의 솔루션으로 파장분할다중화(WDM: wavelength division multiplexing) 방식이 도입되고 있으며, 그 적용 영역 또한 장거리 시외망, 단거리 시내망부터 인터넷 트래픽 전달용 백본망을 위한 핵심기술로 정착될 것으로 예측하고 있다. WDM 광전송 방식은 기존의 시분할 다중(TDM: time division multiplexing) 방식이 갖는 동기식(SDH: synchronous digital hierarchy) 전송기술의 한계를 보완할 수 있으며, 신호의 다중화 및 역다중화 구성체계가 단순하고, 입력 광신호에 대한 신호속도나 형태등의 제한도 없기 때문에, 기존의 동기식 전송에 비해 전송용량을 쉽게 확장할 수 있다는 장점을 가지고 있다. (중략)

• Proceedings of the Optical Society of Korea Conference
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• 1995.06a
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• pp.30-34
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• 1995

13C2H2분자의 1.54949$\mu$m 회전-진동 전이 흡스선을 이용하여 DFB LD의 발전주파수를 안정화 시킴으로써 이를 주파수대욕 광 다중통신(OFDM)의 표준주파수를 광동기 신호로 활용하는 방안에 대하여 연구하였다. 본 연구에서는 DFB LD의 발진주파수의 변화에 따른 기체 Cell의 투과한 빛의 세기의 변화를 연산 처리하여 이를 안정화 Loop에 대한 error 신호로 사용하여 줌으로써 MHz 이내에 주파수 안정도를 갖는 광 동기신호를 구성하였다. 이러한 안정화 방법을 이용하여 이제까지 제안된 다른 방법에 비하여 광학계통과 광신호처리 과정을 크게 단순화 된, 또한 동작중 자체 진단 및 자동복구 기능을 갖춘 이상적인 신호를 구성하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2004.05b
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• pp.669-673
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• 2004

인터넷의 사용이 증가, 네트워크 기술이 발달하면서 컴퓨터 및 하드웨어 장비는 고속화 대용량화, 소형화 추세로 가고 있고, 기존에 외부 인터페이스와의 데이터 송수신 또한 병렬 포트를 이용한 통신이 많았으나, 외부 장비의 소형화와 고속화 그리고 휴대화가 요구되면서 차츰 직렬 포트를 이용하여 적은 전송라인을 이용한 외부 장비와의 인터페이스가 요구 되게 되었다. 본 논문에서는 내부 모듈간의 인터페이스와 외부 장치와의 데이터 송/수신이 가능한 UART 인터페이스 모듈을 하드웨어 설계언어인 VHDL 언어를 이용하여 설계하였으며, FPGA 칩인 Xilinx(Spartan II) 데스트 보드에 다운로드하여 시뮬레이션 하였다. 또한 양방향성 공통 버스로의 인터페이스 회로 설계와 다른 클럭으로 동작하는 시스템과의 비동기 회로의 동작 메커니즘을 쉽게 설계하였고, 비동기 통신 기능에 있어서 실제로 사용이 가능하도록 설계하였다.

• Journal of KIISE:Software and Applications
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• v.26 no.5
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• pp.674-681
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• 1999

본 연구에서는 MHEG을 기반으로 한 원격 교육/훈련 시스템으 설계한다. 설계하는 시스템은 코스웨어를 제공하고, 비동기모드로 브라우징하여 개별 학습을 지원하던 기존 시스템과는 달리 , 교육적 효과를 높이기 위해 비동기 방식과 동기 방식을 동시에 수용할수 있도록 설계하였다. 특히 동기 방식은 사용자 공동 작업 환경을 위한 세션 관리 모듈을 두어 실시간 화상 강의 응용에서 학습자 및 세션 제어에 대한 연산을 제공함으로써 학습 효율을 향상시킬수 있으며, MHEG 표준을 도입하여 학습자와의 실시간 상호 작용을 충분히 지원함으로써 훈련 시스템에서의 시뮬레이션 지원 능력을 극대화 할수 있도록 하였다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.21 no.6
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• pp.105-114
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• 1984

A fast pseudo-noise (PN) sequence acquisition algorithm for the direct-sequence (DS) spread spectrum system is proposed. The basic concept of the algorithm has been adopted from that of the classical sliding correlator. Mathematical modeling, analysis and computer simulation of the proposed system have been done. The results of analysis and computer simulation show that the acquisition system yields a significant performance improvement over the sliding correlator. Its acquisition time takes only 45 ms when signal-to-noise ratio(SNR) is -18dB. The algorithm developed has been implemented in hardware and its experimental result is also given.