• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1994년도 종합학술발표회논문집
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• pp.121-131
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• 1994

Differential Cryptanalysis(DC) 및 선형암호분석 공격방법은 DES와 같은 비밀키 암호알고리듬을 실질적으로 공격할 수 있는 효과적인 방법들이다. 본 논문에서는 DC 및 선형암호분석을 통한 DES의 취약점을 분석하고 이를 보완할 수 있는 효과적인 80비트 블록 암호알고리듬을 설계하였다. 설계된 암호알고리즘은 DES보다 일반 특성과 DC 및 선형암호분석 공격에 대한 비도를 향상시킨 것으로 분석되었다.

• 한국정보통신학회논문지
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• 제20권11호
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• pp.2093-2099
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• 2016

PRESENT, ARIA, AES의 3가지 블록 암호 알고리듬을 지원하는 다중 암호 프로세서 설계에 대해 기술한다. 설계된 암호 칩은 PRmo (PRESENT with mode of operation), AR_AS (ARIA_AES) 그리고 AES-16b 코어로 구성된다. 64-비트 블록암호 PRESENT를 구현하는 PRmo 코어는 80-비트, 128-비트 키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원한다. 128-비트, 256-비트 키 길이를 지원하는 AR_AS 코어는 128-비트 블록암호 ARIA와 AES를 자원공유 기법을 적용하여 단일 데이터 패스로 통합 구현되었다. 128-비트 키 길이를 지원하는 AES-16b 코어는 저면적 구현을 위해 16-비트의 데이터패스로 설계되었다. 각 암호 코어는 on-the-fly 키 스케줄러를 포함하고 있으며, 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. FPGA 검증을 통해 설계된 다중 블록 암호 프로세서의 정상 동작을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과, 54,500 GEs (gate equivalents)로 구현이 되었으며, 55 MHz의 클록 주파수로 동작 가능하다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.285-287
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• 2014

한국기술표준원(KATS)과 국제표준화기구(ISO/IEC)에 의해 표준으로 채택된 경량 블록암호 알고리듬 HIGHT용 저면적/저전력 암호/복호 코어를 설계하였다. IoT(Internet of Things) 보안에 적합하도록 개발된 경량 블록암호 알고리듬 HIGHT는 128비트의 마스터 키를 사용하여 64비트의 평문을 64비트의 암호문으로, 또는 그 역으로 변환한다. 저면적과 저전력 구현을 위해 data path를 32 비트로 축소하여 설계하였으며, 암호화 및 복호화를 위한 라운드 변환 블록과 키 스케줄러의 하드웨어 자원이 공유되도록 설계를 최적화하였다.

• 한국정보통신학회논문지
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• 제15권9호
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• pp.1993-1999
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• 2011

한국기술표준원(KATS)과 국제표준화기구(ISO/IEC)에 의해 표준으로 채택된 블록암호 알고리듬 HIGHT용 저면적/저전력 암호/복호 코어를 설계하였다. HIGHT 알고리듬은 USN, RFID와 같은 유비쿼터스 환경에 적합하도록 개발되었으며, 128 비트 마스터 키를 사용하여 64 비트 평문을 64 비트 암호문으로, 또는 그 역으로 변환한다. 저면적과 저전력 구현을 위해 암호화 및 복호화를 위한 라운드 변환 블록과 키 스케줄러의 하드웨어 자원이 공유되도록 설계를 최적화하였다. 0.35-${\mu}m$ CMOS 표준 셀 라이브러리를 이용한 합성결과, HIGHT64 코어는 3,226 게이트로 구현되었으며, 80-MHz@2.5-V로 동작하여 150-Mbps의 성능을 갖는 것으로 평가되었다.

• 전기전자학회논문지
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• 제22권2호
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• pp.233-241
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• 2018

블록암호 알고리듬 ARIA, AES를 기반으로 GCM (Galois/Counter Mode) 인증암호를 지원하는 암호 프로세서를 경량화 구현하였다. 설계된 암호 프로세서는 블록암호를 위한 128 비트, 256 비트의 두 가지 키 길이와 5가지의 기밀성 운영모드 (ECB, CBC, OFB, CFB, CTR)도 지원한다. 알고리듬 특성을 기반으로 ARIA와 AES를 단일 하드웨어로 통합하여 구현하였으며, CTR 암호연산과 GHASH 연산의 효율적인 동시 처리를 위해 $128{\times}12$ 비트의 부분 병렬 GF (Galois field) 곱셈기를 적용하여 전체적인 성능 최적화를 이루었다. ARIA/AES-GCM 인증암호 프로세서를 FPGA로 구현하여 하드웨어 동작을 확인하였으며, 180 nm CMOS 셀 라이브러리로 합성한 결과 60,800 GE로 구현되었다. 최대 동작 주파수 95 MHz에서 키 길이에 따라 AES 블록암호는 1,105 Mbps와 810 Mbps, ARIA 블록암호는 935 Mbps와 715 Mbps, 그리고 GCM 인증암호는 138~184 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.91-94
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• 2012

본 논문에서는 국내 표준(KS)으로 제정된 블록암호 알고리듬 ARIA의 효율적인 하드웨어 구현을 제안한다. 제안된 ARIA 암 복호 프로세서는 표준에 제시된 세 가지 마스터 키 길이 128/192/256-비트를 모두 지원하도록 설계되었으며, 회로의 크기를 줄이기 위해 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였으며, 이를 통해 게이트 수를 약 20% 감소시켰다. 설계된 ARIA 암 복호 프로세서를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, 0.13-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 33,218 게이트로 구현되어 640 Mbps@100 MHz의 성능을 갖는 것으로 평가되었다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2006년도 춘계학술대회 학술발표 논문집 제16권 제1호
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• pp.183-186
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• 2006

생체인식은 정보처리시스템에 있어서 네트웍 보안, 시스템 보안, 어플리케이션 보안 등에 사용되는 개인인증 및 확인을 위한 하나의 기법으로 볼 수 있으며, 개인정보를 포함한 데이터의 보호를 위해서 본인이나 승인된 사용자만이 네트웍이나 물리적 접근 등을 통하여 접근하고자 하는 것이다. 본 논문에서는 얼굴인식과 홍채인식 시스템을 융합한 다중생체인식 시스템을 구현하였으며, 다중생체인식 시스템에서 구현된 생체데이터를 안전하게 전송할 수 있는 방법으로 블록 암호 알고리듬 ARIA를 침입에 대한 보안 방법으로 제안하였다. 이에 다중생체 특징벡터를 128비트의 블록 크기를 이용하여 암호화 하였으며, 생체 특징벡터를 이용하여 128비트의 키로 사용하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2021년도 추계학술대회
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• pp.229-231
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• 2021

본 논문에서는 적정한 보안 강도를 가지면서 경량 하드웨어 구현이 가능한 SIMECK 블록암호 알고리듬의 하드웨어 설계를 기술한다. 빠른 암호화와 복호화를 진행할 수 있도록 동작 라운드 수를 줄이는 two-stage 방식을 이용하여 구현하였다. 설계된 SIMECK 암호 코어를 Arty S7-50 FPGA 디바이스에 구현하고, Python을 이용한 GUI와 결합하여 암호화·복호화의 하드웨어 동작을 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 춘계학술대회
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• pp.339-340
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• 2018

본 논문에서는 경량 블록암호 알고리듬 TWINE의 하드웨어 설계에 대해 기술한다. TWINE은 80-비트 또는 128-비트의 마스터키를 사용하여 64-비트의 평문(암호문)을 암호(복호)하여 64-비트의 암호문(평문)을 만드는 대칭키 블록암호이며, s-box와 XOR만 사용하므로 경량 하드웨어 구현에 적합하다는 특징을 갖는다. 암호화 연산과 복호화 연산의 하드웨어 공유를 통해 게이트 수가 최소화 되도록 구현하였으며, 설계된 TWINE 크립토 코어는 RTL 시뮬레이션을 통해 기능을 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.237-240
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• 2012

본 논문에서는 국내 표준(KS)으로 제정된 블록암호 알고리듬 ARIA의 하드웨어 구현을 제안한다. 제안된 ARIA 암 복호 코어는 표준에 제시된 세 가지 마스터 키 길이 128/192/256-비트를 모두 지원하도록 설계되었으며, ECB, CBC, CTR, OFB와 같은 4개의 암호 운영모드를 지원한다. 회로의 크기를 줄이기 위해 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였다. 설계된 ARIA 암 복호 코어를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, 1.07 Gbps@167 MHz의 성능을 갖는 것으로 평가되었다.