• 정보보호학회논문지
• /
• 제30권1호
• /
• pp.39-49
• /
• 2020

본 논문에서는 중국 표준 블록 암호 알고리즘인 SM4가 부채널 공격에 취약함을 보이고 그에 대한 대응책을 제안하고자 한다. 먼저, SM4는 차분 전력 분석(DPA)과 상관 전력 분석(CPA)에 기반한 공격에 의해 쉽게 비밀 키가 노출됨을 확인하였다. 논문에서는 공격 취약 요소를 분석하고 데이터 마스킹에 기반한 전력 분석 공격 대응 기법을 설계하였다. 제안한 SM4에 대한 1차 마스킹 기법은 딥 러닝 기반의 다층 퍼셉트론(MLP) 모델을 이용한 공격 프로파일링(profiling) 기반 공격에는 여전히 취약하지만, 차분 전력 분석이나 상관 전력 분석과 같은 비프로파일링(non-profiling) 공격에는 충분히 대응할 수 있음을 확인하였다.

• 정보보호학회논문지
• /
• 제14권3호
• /
• pp.107-115
• /
• 2004

SHACAL-2는 국제 표준 해쉬 알고리즘 SHA-2의 압축 함수에 기반을 둔 최대 512 비트 키 크기를 가지는 256 비트 블록 암호이다. 최근에 SHACAL-2는 NESSIE 프로젝트의 256 비트 블록 암호에 선정되었으며. 현재까지 SHACAL-2의 안전성에 대한 문제점은 제기되지 않았다. 본 논문에서는 불능 차분 공격에 대한 SHACAL-2의 안전성을 논의한다. 본 논문은 두 가지 형태의 14 라운드 불능 차분 특성을 구성한다. 이를 이용하여 512 비트 키를 사용하는 30 라운드 SHACAL-2의 공격을 소개한다. 공격 결과를 요약하면 744개의 선택 평문을 가지고 2$^{495.1}$ 30 라운드 SHACAL-2 암호화 과정의 시간 복잡도로 전수 조사 과정보다 빠른 30 라운드 SHACAL-2의 공격이 가능하다.

• 정보보호학회논문지
• /
• 제30권6호
• /
• pp.1207-1216
• /
• 2020

하나의 서버 시스템에 여러 운영체제를 사용하거나 사용자간 메모리를 공유하는 클라우드 환경에서 공격자는 캐시 부채널 공격을 통해 비밀 정보를 유출할 수 있다. 본 논문에서는 국내 표준 블록 암호 알고리즘인 ARIA를 사전 연산 테이블 기반 최적화 기법을 이용해 구현할 경우, 캐시 부채널 공격의 일종인 Flush+Reload 공격이 적용되는 것을 확인하였다. ARIA-128을 대상으로 한 Ubuntu 환경에서의 실험 결과, Flush+Reload 공격을 통해 16바이트의 마지막 라운드 키를 찾을 수 있었으며 나아가 마지막 라운드 키와 첫 번째 라운드 키를 이용하면 마스터 키를 찾을 수 있음을 증명하였다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
• /
• pp.165-168
• /
• 2000

A hardware architecture to implement the SEED block cipher algorithm into one chip is described. Each functional unit is designed with VHDL hardware description language and synthesis tools. The designed hardware receives a 128-bit block of plain text input and a 128-bit key, and generates a 128-bit cipher block after 16-round operations after 8 clocks. The encryption time is within 20 nsec.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (1)
• /
• pp.886-888
• /
• 2003

본 논문에서는 한국 정보보호진흥원에서 개발한 128 비트 블록 암호 알고리즘인 SEED를 VHDL로 설계하였으며, FPGA의 구현으로 성능 분석을 하였다. 암호화 과정에서의 라운드 키 생성과정을 복호화 과정에서도 동일하게 적용한 수 있게 설계하여 처리속도를 향상시켰고 라운드키 생성과정과 F 함수에서 사용되는 5개의 G함수를 하나의 G함수로 공유하여 게이트 수를 감소시켰다. Xilinx사의 Virtex XCV300 FPGA에 구현하였으며 합성결과 게이트 수는 10,610 개이고 최대 40MHz에서 동작살털 35.7Mbps로 암호화를 수행 할 수 있다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2005년도 추계종합학술대회
• /
• pp.269-272
• /
• 2005

영상 데이터의 효과적인 암호화를 위하여 logistic 함수를 이용함 chaos 암호화 알고리즘을 구축하였다. 이 방식은 블록기반 암호화 기법에 비해 빠른 계산을 할 수가 있고 비밀 키로서 두 개의 초기 변수를 수신자에게 보내면 된다. 그렇지만 실수 연산을 하는 관계로 회수를 높여 암호의 안전성을 높이는 대신 행렬 기본 연산을 이용한 합성암호화 알고리즘을 구성하였다. 제안된 알고리즘에서는 송신자에게 logist 함수로부터 생성된 비밀 키와 이를 기반으로 만들어 진 반복 회수 키 열을 그대로 사용한다.

• 정보보호학회논문지
• /
• 제8권4호
• /
• pp.21-32
• /
• 1998

통신 및 컴퓨터 시스템의 처리 속도가 높아짐에 따라 정보 보호를 위해서 고속의 데이터처리가 반드시 요구되어진다. 따라서 본 논문에서는 국제 표준 암호알로기즘의 하나인ISDEA(International Data Encryption Algorithm)를 고속 연산을 위하여 알고리즘을 분석하고 암호화 수행시간을 감소하기 위하여 파이프라인 처리를 하며, 서브키 생성시의 연산회수를 줄이기 위하여 서브키 블록을 EEPROM 으로 구현하였다. 전체적인 시스템은 VHDL(VHSIC Hardware Description Language)을 사용하여 설계하였다. IDEA 알고리듬은 EDA tool인 Synopsys를 사용하여 Sunthesis하였으며, Xilinx의 FPGA XC4052XL을 이용하여 One CHip화 시켰다. 입력 클럭으로 20Mhz를 사용하였을 때, data arrival time은 687.07ns였으며, 109.01 Mbp의 속도로 동작하 였다.

• 한국항행학회논문지
• /
• 제24권2호
• /
• pp.134-141
• /
• 2020

원격측정 시스템은 무인기, 위성 발사체 등의 비행체 개발과정에서 비행 데이터 수집과 모니터링을 위해 비행체 내 다양한 신호를 계측하여 지상으로 전송하는 통신시스템이다. 최근 무선통신 기술의 발전으로 비행 데이터의 전송 과정에서 일어날 수 있는 보안 위협에 대응하기 위해 원격측정 시스템의 암호화 기술 적용은 중요해지고 있다. 따라서 본 논문에서는 원격측정 시스템의 암호화 적용을 위해 국가 표준 암호 알고리즘인 ARIA-256의 적용 방법을 제안하고 구현하였다. 블록 오류 확산과 원격측정 프레임의 특성을 고려하여 CTR (counter) 모드를 응용하고, 위성통신 표준화 기구(CCSDS)에서 권장하는 리드솔로몬 코드를 적용할 수 있도록 프레임을 구성하여 암호화하였다. ARIA-256 알고리즘과 암호 프레임은 FPGA(filed programmable gate array)로 구현하였고 시뮬레이션과 하드웨어 검증 시스템을 통해 연속성 있는 프레임의 암호화를 확인하였다.

• 한국정보처리학회논문지
• /
• 제4권6호
• /
• pp.1565-1575
• /
• 1997

DES 암호 알고리즘을 대체 할 수 있는 112 비트의 키 길이를 갖는 EDES라는 새로운 알고리즘이 [1,2]에서 제안 되었다. 평문은 96비트로 입력되며, 이것은 각각 32비트의 3개의 서브 블록으로 분리된다. EDES는 S-box를 8비트에서 16비트로 증가하였으며, 3개의 서브블럭에 있는 f 함수들이 비대칭적으로 수행되기 때문에 differential cryptanalysis 보다 암호 강고가 강하다. 본 논문은 EDES에 대한 하드웨어의 설계와 VLSI로 구현되는 것을 제안한다. 암호화와 복호화는 VLSI의 단일 칩내에서 구현되도록 하였으며, 만약 시스템의 클럭 주파수가 15Mhz이면 약 90Mbit/sec로 암호화 할 수 있다. 그러므로 구현된 칩은 초고속망의 프로토콜에서 온라인으로 데이터를 암호화 하는데 적용될 수 있다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 1999년도 추계종합학술대회
• /
• pp.530-533
• /
• 1999

컴퓨터나 각종 전산망의 정보를 보호하기 위해서 가장 안전한 수단은 정보의 직접적인 보호라고 할 수 있는데, 정보사회로 갈수록 지적 재산(IP ; Intellectual Property)이나 기타 다른 중요한 정보의 네트워크를 통한 교류가 활성화될 것이다 본 연구에서는 이러한 보호의 대상이 되는 정보를 암호화시킬 수 있는 알고리즘에 대한 HDL(Hardware Description Language) 구현을 목표로 한다. 현재까지 수많은 알고리즘이 개발되어 왔지만 DES(Data Encryption Standard)가 가장 기본적이고 모든 블록 암호 알고리즘의 기본이 되기 때문에 본 논문에서는 DES에 대한 기본적인 구조를 제시하고 그에 대한 Verilog-HDL 구현을 목표로 하였다. HDL로 설계된 회로는 LC-0.35um 표준 셀 라이브러리를 사용한 synopsys 툴을 이용하여 합성되었다. 전체 회로의 동작 주파수는 약 236MHz고 예상되고 초당 15104비트의 데이터를 암호화 시킬 수 있다.