• Proceedings of the Korean Vacuum Society Conference
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• 2007.08a
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• pp.304-304
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• 2007

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.5
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• pp.55-55
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• 2001

개의 N과 P채널 EEPROM을 이용하여 A/D 변환기를 설계하였다. 프로그래밍 모드에서 EEPROM의 선형적 저장능력을 관찰하기 위해 MOSIS의 1.2㎛ double-poly CMOS 공정을 이용하여 셀이 제작되었다. 그 결과 1.25V와 2V구간에서 10㎷ 미만의 오차 내에서 셀이 선형적으로 프로그램 되는 것을 보았다. 이러한 실험 결과를 이용하여 프로그램 가능한 A/D 변환기의 동작이 Hspice에서 시뮤레이션 되었으며, 그 결과 A/D 변환기가 37㎼의 전력을 소모하고 동작주파수는 333㎒ 정도인 것으로 관찰되었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2008.08a
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• pp.142-142
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• 2008

• Journal of the Korean Vacuum Society
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• v.18 no.4
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• pp.302-309
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• 2009

We fabricated a Si nano floating gate memory with Schottky barrier tunneling transistor structure. The device was consisted of Schottky barriers of Er-silicide at source/drain and Si nanoclusters in the gate stack formed by LPCVD-digital gas feeding method. Transistor operations due to the Schottky barrier tunneling were observed under small gate bias < 2V. The nonvolatile memory properties were investigated by measuring the threshold voltage shift along the gate bias voltage and time. We obtained the 10/50 mseconds for write/erase times and the memory window of $\sim5V$ under ${\pm}20\;V$ write/erase voltages. However, the memory window decreased to 0.4V after 104seconds, which was attributed to the Er-related defects in the tunneling oxide layer. Good write/erase endurance was maintained until $10^3$ write/erase times. However, the threshold voltages moved upward, and the memory window became small after more write/erase operations. Defects in the LPCVD control oxide were discussed for the endurance results. The experimental results point to the possibility of a Si nano floating gate memory with Schottky barrier tunneling transistor structure for Si nanoscale nonvolatile memory device.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.301-301
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• 2011

최근 고밀도 메모리 반도체의 재료와 빠른 응답을 요구하는 나노입자를 이용한 비휘발성 메모리 소자의 제작에 대한 연구가 활발히 진행되고 있다. 그에 따른 기존의 플래쉬 메모리가 가지는 문제점을 개선하기 위해서 균일하고 규칙적으로 분포하는 새로운 나노소재의 개발과 비휘발성, 고속 동작, 고집적도, 저전력 소자의 공정기술이 요구되고 있다. 또한 부유게이트에 축적되는 저장되는 전하량을 증가시키기 위한 새로운 소자구조 개발이 필요하다. 한편, 실리 사이드 계열의 나노입자는 금속 나노입자와 달리 현 실리콘 기반의 반도체 공정에서 장점을 가지고 있다. 따라서 본 연구에서는 화합물 중에서 비휘발성 메모리 장치의 전기적 특성을 향상 시킬 수 있는 실리사이드 계열의 바나듐 실리사이드(V3Si) 박막을 열처리 과정을 통하여 수 nm 크기의 나노입자로 제작하였다. 소자의 제작은 p-Si기판에 실리콘산화막 터널층(5 nm 두께)을 건식 산화법으로 성장 후, 바나듐 실리사이드 금속박막을 RF 마그네트론 스퍼터 시스템을 이용하여 4~6 nm 두께로 터널 베리어 위에 증착하고, 그 위에 초고진공 마그네트론 스퍼터링을 이용하여 SiO2 컨트롤 산화막층 (20 nm)을 형성시켰다. 여기서 V3Si 나노입자 형성을 위해 급속 열처리법으로 질소 분위기에서 800$^{\circ}C$로 5초 동안 열처리하여 하였으며, 마지막으로 열 기화 시스템을 통하여 알루미늄 전극(직경 200 ${\mu}m$, 두께 200 nm)을 증착하여 소자를 제작하였다. 제작된 구조는 금속 산화막 반도체구조를 가지는 나노 부유게이트 커패시터이며, 제작된 시편은 투사전자현미경을 이용하여 나노입자의 크기와 균일성을 확인했다. 소자의 전기적인 측정을 E4980A capacitor parameter analyzer와 Agilent 81104A pulse pattern generator system을 이용한 전기용량-전압 측정을 통해 전하저장 효과 및 메모리 동작 특성들을 분석하고, 열처리 조건에 따라 형성되는 V3Si 의 조성을 엑스선 광전자 분광법을 이용하여 확인하였다.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.35C no.10
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• pp.30-37
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• 1998

An analog array with a 1.2 $\mu\textrm{m}$ double poly floating gate transistor has been developed with a standard CMOS fabrication process. The programming of each cell by means of an efficient control circuit eliminates the unnecessary erasing operation which has been widely used in conventional analog memories. It is seen that the path of the signal for both the programming and the reading is almost exactly the same since just one comparator supports both operations. It helps to eliminate the effects of the amplifier input-offset voltage problem on the output voltage for the read operation. In the array, there is no pass transistor isolating a cell of interest from the adjacent cells in the array. Instead of the extra transistors, one extra bias voltage, Vmid, is employed. The experimental results from the memory shows that the resolution of the memory is equivalent to the information content of at least six digital cells. Programming/erasing of each cell is achieved with no detectable disturbance of adjacent cells. Finally, the unique shape of the injector structure in a EEPROM is adopted as a cell of analog array. It reduces the programming voltage below the transistor breakdown voltage without any special fabrication process.

• The Transactions of the Korean Institute of Power Electronics
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• v.4 no.1
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• pp.99-104
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• 1999

The large scale industry needs high voltage converters. Therefore series connection of power semiconductor devices is necessary. It is important to prevent the overvoltage from being induced across a device above ratings by the proper voltage balancing in the field of IGBT series connection. In addition, the overvoltage induced by a stray inductance has to be limited in the high power circuit. This paper proposes a new gate control scheme which can balance the voltage properly and limit the overshoot by controlling the slope of collector voltage under the turn-off transient in the series connected IGBTs. The proposed gate control scheme which senses the collector voltage and controls the gate signal actively limits the overvoltage. The new series connected IGBT gate driver is made and its validity is verified by the experimental results in the series connected IGBT circuit.

• Proceedings of the Korean Vacuum Society Conference
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• 2009.08a
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• pp.206-206
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• 2009

• Proceedings of the Korean Vacuum Society Conference
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• 2008.02a
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• pp.282-282
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• 2008

• Proceedings of the Korean Vacuum Society Conference
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• 2008.08a
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• pp.140-140
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• 2008