• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2015년도 춘계학술대회
• /
• pp.756-759
• /
• 2015

매년마다 힘들어지는 취업 관문으로 인해 여러 취업 정보들을 담은 웹 사이트들이 꾸준히 인기를 얻고 있다. 그러나 면접장들과 얼굴을 대면하는 면접에 대해서는 큰 도움을 얻기가 어렵다. 또한 취업 준비를 하면서, 혹은 직장을 다니면서 얻는 스트레스로 우울증을 겪는 사람이 많이 발생하고 있는데 현존하는 취업 사이트들은 이에 대해 전문가를 구성하여 운영하고 있지는 않다. 이러한 문제점을 해결하기 위해 본 논문에서는 구글 앱 엔진(Google App Engine) 및 구글 웹 툴킷(Google Web Toolkit) 기반으로 하여 방대한 취업 정보를 담을 수 있도록 하고 면접 동영상을 업로드 할 수 있도록 하였다. 그리고 취업 준비생, 직장인들의 스트레스를 덜고자 문의 게시판을 구성하여 상담 전문가들이 도움을 줄 수 있도록 하였다.

• 전기의세계
• /
• 제43권1호
• /
• pp.13-19
• /
• 1994

전자식 안정기는 최근 에너지 절약 정책과 관련하여 조명기기분야의 관심의 대상이 되었고, 절전 효율이 높은 고품질의 전자식 안정기에 대한 연구 개발 및 보급이 점점 더 확대되고 있는 추세이다. 일반적으로 전자식 안정기는 수십 KHz의 고주파에서 형광등을 구동시킴으로써 빛의 깜박거림과 가청잡음이 없으며, 저주파(60Hz)에서 사용하는 재래식 안정기(choke coil 방식)에 비해 높은 절전 효과를 얻을 수 있다[1-4]. 특히, 빌딩 사무실의 경우 낮에도 창가의 형광등이 켜져 있어서 막대한 전력을 낭비하고 있는 실정이므로, 일조량에 따른 자동 전력 조절이 가능한 전자식 형광등의 출현이 기대되고 있다. 전자식 안정기의 보급 확대를 위해서는 절전 효과 뿐만 아니라, 품질 문제, 수명 문제등을 고려하여야 하는 바, 예를 들면 순간 점등으로 방전초기의 sputtering 현상에 의한 lamp의 수명 단축, 미소 입력전압 변동에 따른 급격한 광출력의 변화로 절전 효과의 상실과 이상동작에 의한 스위칭 소자의 파괴 현상, 고주파 스위칭시 발생되는 전력손실과 noise등에 대한 대책이 요구되고 있다. 이러한 점을 개선하기 위해 추가되는 회로는 전자식 안정기 시스템을 더욱 복잡하게 만들고, 경제적으로 원가 부담을 주기 때문ㅇ 고품질의 전자식 안정기를 보급하는데 어려운 점으로 부각되고 있다. 본 고에서는 이러한 문제를 해결하기 위하여 조광기능을 포함한 다양한 제어회로와 보호회로를 조광기능을 포함한 다양한 제어회로와 보호회로를 1 chip에 수용하는 고품질의 전자식 안정기 제어용 집적회로에 대해서 기술하고자 한다.되어 나아갈 기술의 조류에도 부합하는 형태라 하겠다. 그러나 이 방식은 기 언급한 바와 같이 분산처리를 관장하는 운영체계의 개발에 상당한 고전이 따르리라 보여지며, 또한 보다 상세한 연구가 선행되어야 하겠지만 개발된 상용의 통신 프로토콜로서는 병렬처리의 성능을 극대화 하기에는 여러가지 제약이 있을 것으로 예측된다.기기들이 어떻게 응용되고 있는지 살펴보기로 하자. real informations would be available. Results are compared with those of optimal power flows.기능시험을 완료했으며 실제 line-of-sight(LOS) 시스템 구현에 적용중이다. 시대를 살아 갈 회원들이다. '컨텐츠의 시대'가 개막되는 것이며, 신세기통신과 SK텔레콤은 선의의 경쟁 과 협력을 통해 이동인터넷 서비스의 컨텐츠를 개발해 나가게 될 것이다. 3배가 높았다. 효소 활성에 필수적인 물의 양에 따른 DIAION WA30의 라세미화 효율에 관하여 실험한 결과, 물의 양이 증가할수록 그 효율은 감소하였다. DIAION WA30을 라세미화 촉매로 사용하여 아이소옥탄 내에서 라세믹 나프록센 2,2,2-트리플로로에틸 씨오에스터의 효소적 DKR 반응을 수행해 보았다. 그 결과 DIAION WA30을 사용하지 않은 경우에 비해 반응 전환율과 생성물의 광학 순도는 급격히 향상되었다. 전통적 광학분할 반응의 최대 50%라는 전환율의 제한이 본 연구에서 찾은 DIAION WA30을 첨가함으로써 성공적으로 극복되었다. 또한 고체 염기촉매인 DIAION WA30의 사용은 라세미화 촉매의

• 한국정보통신학회논문지
• /
• 제17권3호
• /
• pp.678-684
• /
• 2013

본 논문에서는 SAW 필터가 없는 LTE-Advanced RF 송신기에 적용 가능한 기저대역 송신단 회로를 제안한다. 제안하는 기저대역 송신단 회로는 Tow-Thomas구조의 2차 능동 저역통과 필터 1개와 1차 수동 RC 필터 1개로 구현되었으며, 0.7 MHz, 1.5 MHz, 2.5 MHz, 5 MHz, 7.5 MHz, 10 MHz, 그리고 20 MHz의 총 7개의 채널 차단 주파수를 제공하며, 각 채널 별로 -41 dB에서 0 dB까지 1-dB 단계로 이득 조절이 가능하다. 제안하는 2차 능동 저역 통과 필터 회로는 DC 소모 전류 효율을 높이기 위해 채널 차단 주파수를 세 그룹으로 나누어서 선택된 차단 주파수 그룹에 따라 연산증폭기의 전류 소모를 3단계로 가변 할 수 있도록 연산증폭기 내부에 3개의 단위-연산증폭기(OTA)를 병렬로 연결하여 선택적으로 사용할 수 있도록 설계하였다. 또한, 제안하는 연산 증폭기는 저전력으로 1-GHz UGBW(Unit Gain Bandwidth)를 얻기 위해 Miller 위상 보상 방식과 feed-forward 위상 보상 방식을 동시에 사용하였다. 제안하는 기저대역 송신기는 65-nm CMOS 공정을 사용하여 설계되었고 1.2 V의 전압으로부터 선택된 채널 대역폭에 따라 최소 6.3 mW, 최대 24.1 mW의 전력을 소모한다.

• 대한전자공학회논문지SD
• /
• 제45권1호
• /
• pp.50-55
• /
• 2008

본 논문에서는 $0.35-{\mu}m$ CMOS 공정을 이용 $8{\sim}10.9$ GHz 밴드를 갖는 새로운 구조의 LC VCO를 설계 제안하였다. 이 회로 구성은 LC 탱크 기반의 전형적인 NMOS, PMOS cross-coupled 쌍을 병렬로 구성한 새로운 구조로 상보적인 NMOS와 PMOS 꼬리 전류와 같은 MOS cross-coupled쌍과 출력 버퍼로 구성하였다. 본 논문에서 제시한 구조로 설계된 LC VCO는 8GHz에서 10.9GHz까지로 29%의 증가된 튜닝 범위와 6.48mV의 낮은 전력소모를 가지는 것을 확인하였고 이의 core size는 $270{\mu}m{\times}340{\mu}m$, 시뮬레이션을 통한 VCO의 위상잡음은 1MHz와 10MHz offset에서 각각 -117dBc/Hz와 -137dBc/Hz이다. FOM은 10GHz의 중심 주파수으로 부터 1MHz offset에서 -189dBc/Hz를 가진다. 제안한 설계방법은 10Gb/s급의 클럭과 데이터 복원회로 그리고 SONET 통신응용에 매우 유용하다.

• 한국정보통신학회논문지
• /
• 제20권2호
• /
• pp.335-342
• /
• 2016

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 루프 내 필터의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러가 발생하는 복원 영상에서 화질을 향상시키기 위해 디블록킹 필터와 SAO(Sample Adaptive Offset)으로 구성된 루프 내 필터를 사용한다. 그러나 루프 내 필터는 추가적인 연산으로 인하여 부호기와 복호기의 복잡도가 증가되는 원인이 된다. 제안하는 루프 내 필터 하드웨어 구조는 수행 사이클 감소를 위해 디블록킹 필터와 SAO를 3단 파이프라인으로 구현되었다. 또한 제안하는 디블록킹 필터는 6단 파이프라인 구조로 구현되었으며, 효율적인 참조 메모리 구조를 위해 새로운 필터링 순서로 수행된다. 제안하는 SAO는 화소들의 처리를 간소화하며 수행 사이클을 감소시키기 위해 한번에 6개의 화소를 병렬 처리된다. 제안하는 루프 내 필터 하드웨어 구조는 Verilog HDL로 설계되었으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 131K개의 게이트로 구현되었다. 또한 164MHz의 동작 주파수에서 4K@60fps의 실시간 처리가 가능하며, 최대 동작 주파수는 416MHz이다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2015년도 추계학술대회
• /
• pp.401-404
• /
• 2015

본 논문에서는 UHD급 영상의 실시간 처리를 위한 고성능 HEVC(High Efficiency Video Coding) In-loop Filter 부호화기의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러로 발생하는 화질 열화 문제를 해결하기 위해 Deblocking Filter와 SAO(Sample Adaptive Offset)로 구성된 In-loop Filter를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조에서 Deblocking Filter와 SAO는 수행시간 단축을 위해 $32{\times}32CTU$를 기준으로 2단 하이브리드 파이브라인 구조를 갖는다. Deblocking Filter는 10단계 파이프라인 구조로 수행되며, 메모리 접근 최소화 및 참조 메모리 구조의 단순화를 위해 효율적인 필터링 순서를 제안한다. 또한 SAO는 화소들의 분류와 SAO 파라미터 적용을 2단계 파이프라인 구조로 구현하고, 화소들의 처리를 간소화 및 수행 사이클 감소를 위해 두 개의 병렬 Three-layered Buffer를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 0.13um CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 205K개의 게이트로 구현되었다. 또한 110MHz의 동작주파수에서 4K UHD급 해상도인 $3840{\times}2160@30fps$의 실시간 처리가 가능하다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2015년도 추계학술대회
• /
• pp.875-878
• /
• 2015

본 논문에서는 고성능 HEVC 부호기 화면내 예측기의 적은 연산 시간 및 연산 복잡도, 하드웨어 면적 감소를 위한 하드웨어 구조를 제안한다. 제안하는 화면내 예측기의 하드웨어 구조는 연산 복잡도를 감소시키기 위해 공통 연산기를 사용하였고, 저면적 하드웨어 구조를 위해 $4{\times}4$ 블록 단위 연산기를 사용하였다. 공통 연산기는 모든 예측모드의 예측픽셀 생성과 필터링 과정을 하나의 연산기로 처리하기 때문에 연산기의 개수를 감소시킨다. 화면내 예측 하드웨어 구조는 $4{\times}4$ PU 공통 연산기를 사용하여 하드웨어 면적은 감소 시켰으며, $32{\times}32$ PU까지 지원하는 하드웨어 구조로 설계하였다. 제안하는 하드웨어 구조는 10개의 공통 연산기를 사용하여 병렬처리함으로써 화면내 예측의 수행 사이클 수를 감소시킨다. 제안하는 화면내 예측기의 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 41.5k개의 게이트로 구현되었다. 제안하는 화면내 예측기 하드웨어 구조는 150MHz의 동작주파수에서 4K UHD@30fps 영상의 실시간 처리가 가능하며, 최대 200MHz까지 동작 가능하다.

• 한국전자통신학회논문지
• /
• 제13권4호
• /
• pp.819-826
• /
• 2018

일반화된 해밍무게는 선형부호의 중요한 파라미터의 하나로써 암호시스템에 적용할 때 부호의 성능을 결정한다. 그리고 격자도를 이용하여 블록부호를 연판정으로 복호할 때 구현에 필요한 상태복잡도를 평가하는 척도가 되기도 함으로써 그 중요성이 한층 부각되고 있다. 특별히 삼항다항식을 기반으로 하는 유한체 상의 비트-병렬 곱셈기에 대한 연구가 진행되어왔다. 셀룰라오토마타(Cellular Automata, 이하 CA)는 국소적 상호작용에 의해 상태가 동시에 업데이트되는 성질이 있어서 LFSR보다 랜덤성이 우수하다. 본 논문에서는 효과적인 암호시스템 설계에 있어 중요한 요소 중 하나인 의사난수열 생성기의 효과적 합성에 관하여 다룬다. 먼저 간단한 90/150 전이규칙 블록의 특성 다항식의 성질을 분석하고, 이 규칙블록을 이용하여 삼항다항식 $x^2^n+x^{2^n-1}+1$($n{\geq}2$)에 대응하는 가역 90/150 CA와 $2^n$차 최대무게다항식에 대응하는 90/150 가역 CA(RCA)의 합성알고리즘을 제안한다.

• 한국지능정보시스템학회:학술대회논문집
• /
• 한국지능정보시스템학회 2000년도 추계정기학술대회:지능형기술과 CRM
• /
• pp.407-416
• /
• 2000

국방 부문에 종사하는 관리자들은 국방정보시스템 사업관리에 있어서 최신정보기술에 대한 기본적인 사항은 알고있어야 효율적이고 효과적이며 성공적인 사업관리를 진행할 수 있을 것이다. 국방 부문에 종사하는 관리자들이 저비용 고효율의 국방정보시스템을 건설하고 운영 유지관리 하기 위하여 알아야 할 핵심 및 최신정보기술은 크게 인공지능기술, 멀티미디어 정보화 기술, 가상현실 기술, 시뮬레이션 기술, 텔레프레즌스 기술, 나노테크놀로지 기술, 데이터베이스 기술, 병렬처리 기술, 로봇공학 기술, 소프트웨어 공학에 관련된 기술 등이 있다. 그러나 국방부문에 종사하는 정보통신 전문 인력을 제외한 관리자들이 국방관련 사업관리를 수행하면서 정보기술에 대한 이해 수준이 비교적 낮기 때문에 효율적으로 국방사업을 준비, 계획, 추진하기 어려운 실정이다. 따라서 국방부문에 종사하는 관리자들이 정보기술을 알기 쉽게 이해할 수 있도록 국방부문 핵심지능형정보기술 발전 및 군 활용방안을 이해하기 쉽도록 작성하며 효율적인 사업관리가 이루어질 수 있는 방안을 연구하였다. 본 논문은 국방부문핵심 지능정보기술 식별 및 활용방안을 연구하여 핵심적으로 식별된 사항들을 우리 국방부문의 $C^4$I(지휘, 통제, 통신, 컴퓨터시스템)시스템, 내장형 무기시스템, 각종 교육훈련 정보시스템, 자원관리 정보시스템 등에 어떻게 적용할 것이며 적용시 기대효과는 무엇인가를 제시토록 하여 국방부문에 종사하는 관리자들이 각종 국방사업을 조정, 통제, 확인, 감독, 준비/계획하면서 참고하여 저비용 고효율의 국방관련 각층 사업을 관리할 수 있는 능력을 배양시키도록 연구를 수행하였다. 국방관련 각종 사업을 관리할 수 있는 능력을 배양시키도록 연구를 수행하였다. 국방부문 핵심지능정보기술 발전 및 활용 방안에 포함될 주요 내용을 요약하여 제시하였다.의 경향성을 나타내는 오차 주기(error cyc1e)를 이용함으로써 고객들의 수요의 경향성을 좀 더 세밀한 부분까지 파악할 수 있게 해 준다.ction, secondary electron microscopy, atomic force microscoy, $\alpha$-step, Raman scattering spectroscopu, Fourier transform infrared spectroscopy 및 micro hardness tester를 이용하여 기판 bias 전압이 DLC 박막의 특성에 미치는 영향을 조사하였다. 분석결과 본 연구에서 제작된 DLC 박막은 탄소와 수소만으로 구성되어 있으며, 비정질 상태임을 알 수 있었다. 기판 bias 전압의 증가에 따라 박막의 두께가 감소됨을 알 수 있었고, -150V에서는 박막이 거의 만들어지지 않았으며, -200V에서는 기판 표면이 식각되었다. 이것은 기판 bias 전압과 ECR 플라즈마에 의한 이온충돌 효과 때문으로 판단되며, 150V 이하에서는 증착되는 양보다 re-sputtering 되는 양이 더 많을 것으로 생각된다. 기판 bias 전압을 증가시킬수록 플라즈마에 의한 이온충돌 현상이 두드러져 탄소와 결합하고 있던 수소원자들이 떨어져 나가는 탈수소화 (dehydrogenation) 현상을 확인할 수 있었으며, 이것은 C-H 결합에너지가 C-C 결합이나 C=C 결합보다 약하여 수소 원자가 비교적 해리가 잘되므로 이러한 현상이 일어난다고 판단된다. 결합이 끊어진 탄소 원자들은 다른 탄소원자들과 결합하여 3차원적 cross-link를 형성시켜 나가면서 내부 압축응력을 증가시키는 것으로 알려져 있으며, hardness 시험 결과로 이것을 확인할 수 있었다. 그리고 표면거칠기는 기판 bias 전압을 증가시킬수록 더 smooth 해짐을 확인

• 한국정보통신학회논문지
• /
• 제17권5호
• /
• pp.1203-1212
• /
• 2013

본 논문에서는 HEVC 복호기내 화면내 예측의 연산 복잡도를 감소시키기 위해 공유 연산기, 공통 연산기, 고속 smoothing 결정 알고리즘, 고속 필터계수 생성 알고리즘을 적용한 하드웨어 구조를 제안한다. 공유 연산기는 공통수식을 공유하여 smoothing 과정의 연산 중복성을 제거하고, DC모드의 평균값을 미리 계산하여 수행 사이클 수를 감소시킨다. 공통 연산기는 모든 예측모드의 예측픽셀 생성과 필터링 과정을 하나의 연산기로 처리하기 때문에 연산기의 개수를 감소시킨다. 고속 smoothing 결정 알고리즘은 비트 비교기만을 사용하고, 고속 필터계수 생성 알고리즘은 곱셈연산 대신 LUT를 사용하여 연산 개수, 하드웨어 면적과 처리 시간을 감소시킨다. 또한 제안하는 구조는 2개의 공유 연산기와 8개의 공통 연산기를 사용하여 병렬처리함으로써 화면내 예측의 수행 사이클 수를 감소시킨다. 제안하는 구조를 TSMC 0.13um CMOS 공정 라이브러리를 이용하여 합성한 결과 게이트 수는 40.5k, 최대 동작 주파수는 164MHz이다. HEVC 참조 소프트웨어 HM 7.1에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 93.7% 감소하였다.