• 제목/요약/키워드: 병렬 연산 처리

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퀀텀 에스프레소와 제온 파이 프로세서의 융합을 이용한 분산컴퓨팅 성능에 대한 연구 (A Study of Distribute Computing Performance Using a Convergence of Xeon-Phi Processor and Quantum ESPRESSO)

  • 박영수;박구락;김동현
    • 한국융합학회논문지
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    • 제7권5호
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    • pp.15-21
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    • 2016
  • 최근 프로세서의 집적도는 급속도로 발전하고 있으나 클락 스피드는 증가하지 않는 대신에 프로세서 내의 코어 수가 늘어나고 있는 실정으로 프로그래밍 속도 향상을 위한 방법에 대한 연구가 필수적이라 할 수 있다. 이에 본 논문에서는 현재 연산 가속화를 위해 사용되는 매니 코어 프로세서의 대표적인 인텔 제온 파이의 성능 분석을 위하여 퀀텀 에스프레소를 활용하였다. 또한 제온 파이에서 MPI 실행시 랭크의 수를 변화시키면서 성능 벤치마킹을 수행하여 하드웨어적인 성능 특성을 연구하였다. 그 결과 물리 코어가 57개인 제온파이 프로세서의 하나의 코어당 4개의 작업을 처리할 때 가장 좋은 성능을 나타내고 있으며, 물리 코어 하나에 MPI 랭크수를 4개 이상 확장하면 성능향상이 거의 일어나지 않는다. 이러한 융합 기술을 통하여 퀀텀 에스프레소의 성능 향상과 제온 파이의 하드웨어적인 특성을 확인할 수 있다.

계층적 KLT 특징 추적기의 하드웨어 구현 (A Hardware Implementation of Pyramidal KLT Feature Tracker)

  • 김현진;김경환
    • 대한전자공학회논문지SP
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    • 제46권2호
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    • pp.57-64
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    • 2009
  • 본 논문에서는 계층적 KLT 특징 추적기의 하드웨어 구조를 제안한다. 계층적 KLT 특징 추적기(pyramidal Kanade-Lucas-Tomasi feature tracker)는 주로 MPU를 기반으로 구현되어 왔으나 반복연산 과정이 많아 실시간으로 처리하기 어려우므로, 실시간 수행을 위하여 FPGA(Field Programmable Gate Array)를 이용하여 구현하였다. 본 논문에서는 추출되는 특징점의 수를 일정하게 유지하기 위해 입력 영상의 밝기에 적응적으로 임계값을 설정하는 특징점 추출 알고리즘을 제안한다. 또한 계층적 KLT 추적 알고리즘을 메모리의 용량 및 대역폭의 한계를 극복하고, FPGA의 병렬처리 특성에 적합한 구조로 변환한다. 소프트웨어로 실행한 결과와의 비교를 통하여 특징점의 추출 및 추적이 유사한 양상으로 이루어짐을 검증하였고, $720{\times}480$ 영상 입력에 대해 초당 30 프레임의 full frame rate로 추적이 수행됨을 확인하였다.

PALM시스템의 구조와 네트웍 성능 (The PALM system : Architecture and Network Performance)

  • 김석일
    • 한국정보처리학회논문지
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    • 제1권1호
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    • pp.105-113
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    • 1994
  • 본 논문에서는 HCH(m,p)에 기반을 둔 PALM 시스템의 구조와 네트웍의 성능을 연구 하였다. HCH(m,p)는 하나의 CP를 중심으로 p개의 AP를 연결하여 클러스터를 구성하고, 클러스터를 m-p 차원의 하이퍼큐브로 연결한 소결합 다중프로세서 시스템이다. 본 시스템에서는 AP와 CP 및 CP와 CP간을 DPR로 연결하여 워드단위의 통신이 가능하도록 구성하여 빠르고 안정된 메세지 전송을 가능하게 하였다. PALM 시스템에 사용된 네트 웍은 여러 가지 HCH 네트웍 중에서 시스템에 포함되는 AP의 갯수가 최대이나 CP 및 링크(또는 DPR)의 합이 최소인 최적 HCH(m,2) 네트웍이다. 본 논문에서는 HCH(2,2) 인 실험시스템을 구성하고 네트웍의 통신성능을 측정하였으며, PALM시스템의 작은 통 신/연산비는 메세지 통신형 다중프로세서 시스템에서도 화인 그레인(fine grain) 병렬성을 다룰 수 있음을 보인다.

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확장 QR-RLS 알고리즘을 이용한 시스토릭 어레이 구조의 결정 궤환 등화기 (A Systolic Array Structured Decision Feedback Equalizer based on Extended QR-RLS Algorithm)

  • 이원철
    • 한국통신학회논문지
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    • 제29권11C호
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    • pp.1518-1526
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    • 2004
  • 본 논문은 확장 QR-RLS 알고리즘을 이용한 시스토릭 어레이 구조를 갖는 적응 결정 궤환 등화기에 대해서 소개한다. 무선 이동 통신 시스템의 경우 빠른 시변환 채널로 인해 고속의 수렴 특성을 갖는 등화기가 필수적으로 요구된다. 최근에 이러한 성질을 만족하는 QR-RLS 알고리즘 기반의 등화기가 소개되었으며, RLS 알고리즘이 갖는 높은 수렴 속도와 시스토릭 어레이의 병렬 파이프라인 형태로 구현 가능함으로 인해 계산상의 높은 효율성을 가진다. 그러나 일반적인 QR-RLS 알고리즘은 별도의 등화기 가중치 추출과정을 필요로 하며, 이로 인해 적응 처리 과정을 완전한 파이프라인 형태로 수행하기는 어렵다. 본 논문에서는 확장 QR-RLS 알고리즘을 기반으로 제곱근 연산을 배제한 계산과정을 통해 채널 출력의 입력으로부터 가중치 갱신까지 완전환 파이프라인 방식으로 처리가 가능한 시스토릭 어레이 구조의 결정 궤환 등화기를 소개한다.

효과적인 감시를 위한 전방위 영상 기반 뷰어 프로그램 구현 (Implementation of Omni-directional Image Viewer Program for Effective Monitoring)

  • 전소연;김청화;박구만
    • 방송공학회논문지
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    • 제23권6호
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    • pp.939-946
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    • 2018
  • 본 논문에서는 전방위 영상을 활용하여 효과적으로 감시할 수 있는 뷰어 프로그램을 구현하였다. 프로그램은 크게 Normal mode, ROI(Region of Interest) mode, Tracking mode, Auto-rotation mode의 네 가지 모드로 구성되며, 각 모드에 대한 결과 영상을 동시에 표출하도록 구현하였다. Normal mode에서는 광각 영상을 구형 영상으로 렌더링하여 팬, 틸트, 줌이 가능하도록 하며, ROI mode는 보고 싶은 영역을 선택하면 해당 영역이 확장되어 표출된다. 그리고 Auto-rotation mode에서는, Tracking mode를 이용하여 객체 추적 시 객체가 구형 영상의 특정 영역을 이탈하는 경우를 방지하기 위해, 객체의 위치를 구형 영상의 회전각과 맵핑하여 회전함으로써 객체의 지속적인 추적이 가능하게 하였다. 복수의 모드를 동시에 처리하기 위한 병렬프로그래밍을 수행하여 연산 처리 속도를 개선하였으며, 이는 한정된 화각을 가진 종래의 카메라 기반 감시 시스템에 비해 동시에 다양한 각도를 볼 수 있다는 점에서 강점을 가진다.

비디오 상의 얼굴에 대한 3차원 변형 시스템 (A System for 3D Face Manipulation in Video)

  • 박정식;서병국;박종일
    • 방송공학회논문지
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    • 제24권3호
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    • pp.440-451
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    • 2019
  • 본 논문에서는 비디오 상의 얼굴을 사용자가 원하는 대로 3차원적으로 변형시켜볼 수 있도록 하는 시스템을 제안한다. 제안된 시스템의 3차원 얼굴 변형은 비디오 프레임의 얼굴 영역에 사용자가 변형을 가한 3차원 얼굴 모델을 덮어 씌우는 방식으로서, 기존의 애플리케이션이나 방법과 달리 비디오 상에서 3차원 변형을 실시간으로 가할 수 있도록 한다. 이를 위해 변형 가능한 3차원 얼굴 모델을 영상과 정합하고, 동시에 사용자가 가한 변형을 정합된 모델에 적용, 프레임 영상을 텍스처 매핑하여 렌더링한다. 이러한 과정은 많은 연산을 요하기 때문에 기능별로 소프트웨어 모듈을 나눠 각각의 쓰레드에서 병렬적으로 처리하도록 구현함으로써 실시간 처리가 가능하도록 하였다. 실험 결과를 통해 비디오 상의 얼굴의 눈 주변, 코, 턱, 볼 등 부위들에 대해, 기존 애플리케이션에 비해 자연스러운 변형을 실시간으로 가할 수 있음을 확인할 수 있다.

통계적 기계학습에서의 ADMM 알고리즘의 활용 (ADMM algorithms in statistics and machine learning)

  • 최호식;최현집;박상언
    • Journal of the Korean Data and Information Science Society
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    • 제28권6호
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    • pp.1229-1244
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    • 2017
  • 최근 여러 분야에서 데이터에 근거한 분석방법론에 대한 수요가 증대됨에 따라 이를 처리할 수 있는 최적화 방법이 발전되고 있다. 특히 통계학과 기계학습 분야의 문제들에서 요구되는 다양한 제약 조건은 볼록 최적화 (convex optimization) 방법으로 해결할 수 있다. 본 논문에서 리뷰하는 alternating direction method of multipliers (ADMM) 알고리즘은 선형 제약 조건을 효과적으로 처리할 수 있으며, 합의 방식을 통해 병렬연산을 수행할 수 있어서 범용적인 표준 최적화 툴로 자리매김 되고 있다. ADMM은 원래의 문제보다 최적화가 쉬운 부분문제로 분할하고 이를 취합함으로써 복잡한 원 문제를 해결하는 방식의 근사알고리즘이다. 부드럽지 않거나 복합적인 (composite) 목적 함수를 최적화할 때 유용하며, 쌍대이론과 proximal 작용소 이론을 토대로 체계적으로 알고리즘을 구성할 수 있기 때문에 통계 및 기계학습 분야에서 폭 넓게 활용되고 있다. 본 논문에서는 최근 통계와 관련된 여러 분야에서 ADMM알고리즘의 활용도를 살펴보고자 하며 주요한 두 가지 주제에 중점을 두고자 한다. (1) 목적식의 분할 전략과 증강 라그랑지안 방법 및 쌍대문제의 설명과 (2) proximal 작용소의 역할이다. 알고리즘이 적용된 사례로, 별점화 함수 추정 등의 조정화 (regularization)를 활용한 방법론들을 소개한다. 모의 자료를 활용하여 lasso 문제의 최적화에 대한 실증결과를 제시한다.

FPGA를 이용한 유도 전동기의 디지털 전류 제어 시스템 구현 (Implementation of the Digital Current Control System for an Induction Motor Using FPGA)

  • 양오
    • 전자공학회논문지C
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    • 제35C권11호
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    • pp.21-30
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    • 1998
  • 본 논문에서는 FPGA를 이용하여 산업용 구동장치로 널리 사용되고 있는 유도 전동기의 디지털 전류 제어시스템을 구현하였다. 이를 위해 VHDL을 이용하여 FPGA를 설계하였으며 이 FPGA는 PWM 발생부, PWM 보호부, 회전속도 검출부, 프로그램 폭주 방지부, 인터럽트 발생부, 디코더 로직부, 신호 지연 발생부 및 디지털 입·출력부로 각각 구성되어있다. 본 FPGA의 설계시 고속처리의 문제점을 해결하기 위해 클럭전용핀을 활용하였으며 또한 40 MHz에서도 동작할 수 있는 삼각파를 만들기 위해 업다운 카운터와 래치부를 병렬 처리함으로써 고속화하였다. 특히 삼각파와 각종 레지스터를 비교 연산할 때 많은 팬아웃 문제에 따른 게이트 지연(gate delay) 요소를 줄이기 위해 병렬 카운터를 두어 고속화를 실현하였다. 아울러 삼각파의 진폭과 주파수 및 PWM 파형의 데드 타임 등을 소프트웨어적으로 가변 하도록 하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 퀵로직(Quick Logic)사의 pASIC 2 SpDE와 Synplify-Lite 합성툴을 이용하여 로직을 합성하였다. 또한 Verilog HDL 환경에서 최악의 상황들(worst cases)에 대한 최종 시뮬레이션이 성공적으로 수행되었다. 아울러 구현된 FPGA를 84핀 PLCC 형태의 FPGA로 프로그래밍 한 후 3상 유도전동기의 디지털 전류 제어 시스템에 적용하였다. 이를 위해 DSP(TMS320C31-40 MHz)와 FPGA, A/D 변환기 및 전류 변환기(Hall CT) 등을 이용하여 3상 유도 전동기의 디지털 전류 제어 시스템을 구성하였으며, 디지털 전류 제어의 효용성을 실험을 통해 확인하였다.

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DA구조 이용 가산기 수를 감소한 2-D DCT/IDCT 프로세서 설계 (2-D DCT/IDCT Processor Design Reducing Adders in DA Architecture)

  • 정동윤;서해준;배현덕;조태원
    • 대한전자공학회논문지SD
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    • 제43권3호
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    • pp.48-58
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    • 2006
  • 본 논문은 가산기 기반 DA(Distributed Arithmetic: 분산 산술연산)구조로서 ROM과 같은 일반적인 메모리가 사용되지 않는 8x8의 2차원 DCT(Discrete Cosine Transform)/IDCT(Inverse DCT) 프로세서를 제안 설계하였다. 제안된 논문은 DCT와 IDCT의 계수 행렬에서 하드웨어를 줄이기 위해 계수 행렬의 홀수 부분을 공유하였고, 2차원 DCT/IDCT 프로세서의 계수 연산을 위해 단지 29개의 가산기만을 사용하였다. 이는 8x8 1차원 DCT NEDA(NEw DA)구조에서의 가산기 수 보다 48.6%를 감소 시켰다. 또한, 기존의 전치메모리와는 다른 새로운 전치네트워크 구조를 제안하였다. 제안된 전치네트워크 구조에서는 전치메모리 블록 대신 하드웨어를 줄이기 위해 레지스터 형태의 새로운 레지스터 블록 전치네트워크 형태를 제안하였다. 제안된 전치네트워크 블록은 64개의 레지스터를 사용하며, 이는 일반적인 메모리를 사용하는 기존의 전치메모리 구조에 사용된 트랜지스터 수 보다 18%가 감소하였다. 또한 처리율 향상을 위해 새롭게 적용되고 있는 방식으로, 입력 데이터에 대해 매 클럭 주기마다 8개의 화소데이터를 받아서 8개의 화소데이터를 처리하도록 하여 출력하는 비트 병렬화 구조로 설계하였다.

전파천문 관측데이터 분석을 위해 소프트웨어를 이용한 디지털필터 설계에 관한 연구 (A Study on the Digital Filter Design using Software for Analysis of Observation Data in Radio Astronomy)

  • 염재환;오세진;노덕규;오충식;정동규;신재식;김효령;황주연
    • 융합신호처리학회논문지
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    • 제16권4호
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    • pp.175-181
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    • 2015
  • 본 논문은 전파천문 관측데이터 분석을 위해 소프트웨어를 이용한 디지털필터 설계방법에 대해 제안한다. 전파천문 관측시스템은 컴퓨팅 시스템의 발전과 함께 하드웨어에서 소프트웨어를 이용한 분석방법으로 넘어가는 단계이다. 기존 하드웨어로는 특정규격에 맞도록 설계 제작되었기 때문에 규격을 변경하는 것이 어렵고 제작에 많은 비용이 소요되지만, 소프트웨어는 규격 변경이 유연하고 공개 소프트웨어를 이용할 경우 저렴하게 설계할 수 있는 장점이 있다. 그러나 소프트웨어로 전파천문과 같이 많은 자료를 분석하기 위해서는 컴퓨터 시스템의 성능이 우수해야 하는 점도 있다. 본 연구에서는 한국우주전파관측망에서 운영하고 있는 관측시스템 중에서 하드웨어로 구성된 디지털필터와 같은 성능을 갖는 소프트웨어 디지털 필터 설계에 대해 제안한다. 제안 방법은 표준 C언어를 이용하여 디지털 필터를 설계하였으며, 설계한 디지털필터에 대해 GNU Octave로 시뮬레이션을 수행하여 유효성을 검토하였다. 또한 설계한 디지털필터의 고속연산을 위해 병렬연산이 가능한 SSE 라이브러리를 도입하였다. KVN 관측모드 중에 광대역 관측데이터를 대상으로 제안한 방법의 디지털 필터를 통하여 협대역 관측모드로 데이터 필터링을 수행하였다. 그 결과, 대역 내의 필터링이 설계대로 수행되었고 리플이 발생하지 않아, 제안방법이 유효함을 확인하였다.