H.265/HEVC(High Efficiency Video Coding)에서는 하드웨어 비디오 인코더의 처리율(Throughput)을 높이기 위하여 동일 CU(Coding Unit) 내 PU(Prediction Unit)들이 병렬로 머지 후보 리스트를 생성할 수 있는 병렬 머지 방법이 표준 기술로 사용되고 있다. 하지만 이 방법은 동일 CU 내의 PU 간의 의존성만 제거할 수 있고 코딩 순서상의 이전 CU 와의 의존성은 제거할 수 없다. 결국 이전 CU 의 모드 결정 과정이 완료된 후에 현재 CU 내의 PU 가 머지 후보 리스트를 생성할 수 있기 때문에 높은 처리율 향상을 기대할 수 없다. 또한 CU 내의 대부분의 PU 들이 가장 인접한 MV(Motion Vector)를 머지 후보로 사용하지 못하여 압축 효율에 대한 손실도 크다. 본 논문에서는 이전 CU 와의 의존성을 제거함으로써 높은 처리율을 갖으면서 압축 효율에 대한 손실을 최소화할 수 있는 개선된 병렬 머지 방법을 제안한다. 실험 결과, 제안된 방법은 기존 병렬 머지 방법 대비 동일 화질에서 평균 약 1.8%의 압축률이 향상되는 것으로 나타났다.
최근 멀티코어 프로세서들이 범용 PC 뿐만 아니라 임베디드 시스템에서도 탑재될 만큼 그 사용이 보편화되고 있는 상황에서, 많은 멀티미디어 응용 프로그램이 이들을 활용하여 병렬화 되고 있다. 그러나 멀티미디어 데이터의 암호화와 같이 응용 프로그램에 데이터 종속성이 내재한 경우에는 멀티코어를 이용한 효과적인 병렬처리가 어렵다는 문제가 있다. 본 논문에서는 이러한 한계를 극복하기 위하여 유휴 코어를 이용하여 계산과 통신을 중첩시키는 병렬처리 기법을 제안한다. 특히, 주어진 멀티미디어 데이터를 처리하고 전송하는 문제를 응용 프로그램 수준의 파이프라인 설계 문제로 해석하여 최적의 파이프라인 단계수를 도출하는 방법을 제안한다.
본고에서는 서버 단에서 동작하는 UHD급 코덱 기술에 대한 소개와 병렬 UHD 디코더 개발 현황을 소개한다. 먼저 UHD급 코덱의 국제 표준화 동향을 살펴보고 2013년 4월 표준으로 제정된 8K UHD급 코덱 표준인 HEVC의 핵심 요소 기술에 대하여 기술한다. 마지막으로 고속 UHD 디코더 개발 현황에 대하여 설명한다.
본 논문에서는 근접한 Processing Element(PE)들간의 통신 부담을 경감시켜 영상신호를 실시간 처리할 수 있는 새로운 병렬처리 방식 ASIC 구조를 설계한다. 하나의 Sliding Memory Plane (SliM) Image Processor chip을 병렬처리 방식을 사용 $3\times3$ PE를 격자 형태로 연결한다. 제안하는 Image Processor를 구현할 수 있다. Sliding 개념은 별도의 보조 프로세서나 DMA를 사용치 않고 또한 PE들을 interupt 걸지 않고 모든 화소가 이웃 PE로 이동됨을 의미한다. 따라서 근접 통신과 계산이 동시에 일어나 기존의 격자 연결 병렬 컴퓨터의 결정적 단점인 근접 통신 부담을 경감시킬 수 있다. 또한 하나의 PE에 두 개의 입출력용 레지스터 plane을 사용, buffer를 제공하여 입출력 부담을 감소시킨다. SliM Image Processor에서는 단지 4개의 통신 link만으로 8가지 방향의 통신경로를 제공하는 by-passing path에 의해 통신 부담없이 대각선 통신을 수행할 수 있다. 제안하는 유일한 특성들로 인해 영상 신호 처리시 성능을 향상시킬 수 있다. 영상신호 처리를 위한 알고리즘들을 효율적으로 수행키 위한 PE, Image Processor 구조 및 명령어를 설계한다.
e-Science는 차세대 가상 협업 연구 패러다임으로, 필요한 연구 자원들을 융합하여 연구자들에게 제공함으로써 언제 어디서든지 자유롭게 협동 연구를 할 수 있도록 하는 환경 또는 연구 활동 그 자체를 의미한다. 이러한 e-Science의 필수 요소들 중 하나로 문제 해결 환경을 들 수 있는데, 문제 해결 환경이란 어떤 특정 영역의 문제를 풀기위해 필요한 모든 계산 자원을 제공하는 하나의 컴퓨터 시스템을 말한다. 본 논문에서는 e-Science 환경을 위한 웹 기반의 병렬 문제 해결 환경을 제안한다. 이 시스템은 전자기파 관련 분야의 전산모사를 병렬로 수행하며, 웹 기반의 인터페이스를 제공한다.
무선 통신, 제한된 자원 (전력, 프로세서, 메모리 등), 신뢰성, 동적인 토폴로지 등의 특성을 갖는 센서 네트워크는 기존의 실시간 시스템과는 많은 차이가 있다. 이러한 센서 네트워크에서 멀티미디어 데이터 처리와 같은 많은 계산을 필요로 하는 어플리케이션이나 실시간 어플리케이션을 개발하기 위해서는 센서 노드들의 데이터 병렬 처리가 필요하다. 비선점형 스케쥴러를 갖는 센서 노드에서 데이터 전송량이 많을 경우 통신을 위한 태스크 생성이 증가하므로 일반 태스크의 실행에도 지연이 발생하게 된다. 자원 제한적인 센서 네트워크에서 에너지 소모나 지연과 같은 성능은 각 센서 노드들에 태스크를 할당하는 방법에 영향을 받는다. 본 연구에서는 병렬 처리에 참여하는 센서 노드들의 에너지 소모량과 지연을 고려한 노드 스케쥴링 기법을 제안한다.
최근에 도입되어 운영되고 있는 타키온 1차 시스템은 쿼드코어 AMD 바로셀로나 노드로 구성된 고성능 슈퍼컴퓨터이다. 본 논문에서는 하이브리드 병렬화 기법을 도입한 프로그램 중 하나로 사용되고 있는 멀티존(Multi-zone) NAS 병렬 벤치마크(NPB)를 이용하여 타키온 성능 및 병렬 확장성을 검증하고자 한다. 하이브리드 병렬 성능 시험을 위하여 NPB-3.3 버전 BT-MZ의 B 및 C클래스를 사용하였으며, 실제로 타키온 시스템의 1024개의 프로세스까지 병렬 확장성을 테스트를 하였다. 프로세서 1024개 이상 이용한 하이브리드 병렬컴퓨팅 계산 결과는 국내 최초이다. 이러한 하이브리드 병렬화 기법은 타키온처럼 멀티코어 기술을 적용한 고성능 컴퓨팅 시스템에서 매우 효율적이고 유용한 병렬 성능 벤치마크가 될 수 있음을 기술하였다.
본 논문에서는 최근 무선 통신 시스템에서 빠른 데이터전송 방식으로서 사용되고 있는 OFDM 통신방식의 저소비전력화 방안을 제안한다. 일반적으로 OFDM에서 주요 신호처리 방식은 디지털을 이용한 프리에 변환이다. 이런 디지털 프리에 변환은 많은 소비전력이 필요하며 이것은 무선통신 시스템에 있어서 커다란 제약이 되고 있다. 전류모드를 이용한 아날로그 프리에 변환(FFT) LSI는 이러한 소비전력의 문제를 해결할 수 있는 주요 대안으로 떠오르고 있다. 그러나 이러한 신호처리 방식을 사용하기 위해서는 전류모드를 이용한 직병렬/병직렬 변환기(Serial-to-Parallel/Parallel-to-Serial Converter)가 필수적으로 필요하다. 본 논문에서는 전류모드로 구성한 아날로그 프리에 변환(FFT) LSI를 이용해 수신단의 저소비전력을 실현하기 위해 필수적인 새로운 전류모드 직병렬/병직렬 변환기를 제시하였으며 설계된 칩의 측정결과가 시뮬레이션 결과와 일치하는 것을 확인하였다. 제안된 전류모드 직병렬/병직렬 변환기의 개발로 저소비전력에 큰 장점을 지니고 있는 아날로그 FFT LSI의 활용이 가능해졌으며 송수신단 시스템에서 큰 소비전력의 감소효과를 가져올 것으로 기대된다.
본 논문에서는 첨단 통신 기술을 포함한 IT 기술을 전통산업과 융합한 병렬 이벤트 기반 원격 IT 융합 사례들을 개발하였다. IT 융합 사례들은 다수의 장치와 사용자가 동시에 시스템에서 제공되는 서비스를 이용하거나 이벤트를 발생시킨다. 따라서 다양한 장치들로부터 동시에 발생되는 이벤트를 처리하기 위해 병렬 처리 기법이 필요하다. 이에 본 논문에서는 스레드를 생성하여 병렬 처리가 가능하도록 개발하였으며, 또한 장치와 원격 정보 송수신을 위해 무선 통신 및 전력선 통신과의 연결을 할 수 있는 기술을 개발하였다. 그리고 장치 및 장치와 사용자 포털에서 발생하는 이벤트들을 논리적으로 모델링하기 위해 XML을 이용하여 객체 지향 모델링 기법으로 모델링하였다. 특히 결과들을 효과적으로 보여주기 위해 다양한 시각적인 사용자 인터페이스, 즉 그래프, 테이블 및 그래프와 테이블을 혼합한 방식을 이용하여 실시간으로 볼 수 있도록 개발하였다.
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[게시일 2004년 10월 1일]
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