• 한국통신학회논문지
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• 제25권5A호
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• pp.743-750
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• 2000

본 논문에서는, 디지털 IF 다운 샘플러와 업 샘플러의 저전력 구현을 위한 블록 필터링 아키텍처를 제안한다. 소프트웨어 라디오와 같은 차세대 이동통신 방식에서 디지털 IF 다운 샘플러와 업 샘플러의 효율적인 구현방법이 더욱더 요구되어가고 있는 추세이다. 디지털 IF 다운 샘플러는 앞단에 데시메이션 필터를 수반하여 구성되며, 업 샘플러는 뒷단에 인터폴레이션 필터가 수반디어 구성된다. 본 논문의 다운 샘플러 아키텍처에서는 블록 필터링 구조가 갖는 병렬처리 구조를 이용하여 필터를 구현하였으며, 블록 필터링 아키텍처에서 구조적으로 생겨나는 업 샘플링을 직렬로 연결되는 다운 샘플러와 상쇄시킴으로서 효과적인 구조가 만들어짐을 보인다. 또한 업 샘플러 아키텍처에서는 인터폴레이션 필터의 블록 필터링에서 만들어지는 다운 샘플링이 앞단의 업 샘플러와 상쇄되어 병렬처리와 저속의 처리가 가능해짐을 보인다. 본 논문에서 제안된 아키텍처와 Polyphase 아키텍처를 비교 분석한다. 리와 저속의 처리가 가능해짐을 보인다. 본 논문에서 제안된 아키텍처와 Polyphase 아키텍처를 비교 분석한다.

• 한국소프트웨어감정평가학회 논문지
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• 제17권2호
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• pp.19-29
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• 2021

블록체인 기술은 장점인 신뢰성 문제를 넘어, 산업에서 요구하는 각종 성능을 만족하기 위한 단계에 접어 들었다. 하지만, 블록체인 아키텍처의 특성이 걸림돌이 되어, 반응성 및 병렬 확장성 개선에 어려움을 겪고 있다. 블록체인 기술을 산업에 적용하기 위해서는 성능 문제를 해결할 수 있도록 아키텍처를 재설계해야 한다. 본 연구에서는 블록체인의 기술적 특징을 보존하면서, 동시에 병렬처리 성능 및 반응성 향상을 위한 새로운 요소 기술과 이를 통합한 아키텍처 TPAC를 개발함으로써, 안정적이면서 빠른 트랜잭션 처리, 저지연성 등, 다양한 면에서의 성능이 개선됨을 보였다.

• 한국정보처리학회논문지
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• 제5권7호
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• pp.1791-1800
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• 1998

본 논문에서는 Mamdani 방법과 Koczy 방법의 퍼지 추론 알고리즘에 대햇 병렬머신에 적합한 병렬 퍼지 추론 방법을 제안하고, 효율적인 병렬 퍼지 아키텍처를 설계한다. 제안된 아키텍처는 비교적 높은 성능을 갖고, 확장이 용이한 구조로서, 여러개의 FPE(Fuzzy Processing Element), CP(Control Processor), 메모리 모듈, 상호연결망 및 Min 회로로 구성되어 있다. 이러한 구조의 특징은 iqjsWo의 FPE는 I번째의 전건부 및 I번째의 후건부의 처리만을 수행하기 때문에 전건부, 변수들의 처리는 각각 병렬도 수행되고, 후건부의 처리도 또한 각각 병렬로 수행된다. 따라서 프로세서의 활용도가 높아지며, 전건부와 후건부의 변수, 퍼지규칙의수에 관계없이 쉽게 구성할 수 있다. 이러한 구조는 실시간에 고속추론을 요하는 시스템 또는 전건부와 후건부의 변수가 많은 대규모 전문가 시스템에 사용되어 질 수 있으며, MISO(Multiple-input, Single-output) 시스템보다 MIMO(Multiple-input, Multiple-output) 시스템에 특히 적합하다.

• 전자공학회논문지
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• 제54권6호
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• pp.55-64
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• 2017

대용량 고화질의 영상 응용분야에서는 많은 양의 데이터를 고속으로 처리하는 기술이 필요하며, 이를 위해 고속화된 병렬처리 시스템이 요구된다. 2004년 park은 병렬처리 메모리의 충돌 없이 여러 처리기에 데이터를 접속할 수 있는 방법을 제안하였다. 제안된 MAMS(Multi-Access Memory System) 는 이후 MAMS-PP16 및 MAMS-PP64 등으로 추가적인 연구가 이루어졌다. MAMS는 병렬처리를 위한 메모리 아키텍처로써 One-chip으로 구성되어야하기 때문에 기존 MAMS와 동일한 기능을 수행하면서 아키텍처의 최소화 하는 방법의 연구가 필요하다. 주소 계산 (ACR : Address Calculation and Routing) circuit과 MMS(Memory Module Selection)circuit의 아키텍처는 메모리에 있는 데이터를 병렬처리기(Prossing Elements)들에게 전달한다. 본 논문에서는 MMS circuit을 사용하지 않고 ACR circuit 내부에 1개의 쉬프트와 메모리 모듈의 개수만큼의 조건문으로 구성하는 방법을 통해 아키텍처를 최소화 하는 방법을 제안한다. 구현한 아키텍처의 검증을 위해 Image correlation 실험을 하였다. 실험을 통하여 제안된 MAMS-PP64의 처리시간을 측정 하였으며, 그 결과 Ratio가 평균 1.05향상 된 결과를 확인 할 수 있었다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2015년도 하계학술대회
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• pp.54-55
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• 2015

본 논문에서는 4K 플랫폼 인제스트(Ingest) 서버 시스템에서 영상처리 하드웨어 장치와 서버간의 커널 인터페이스를 지원하기 위한 PCIe 디바이스 드라이버의 구조를 설계 및 구현하였다. 제안하는 디바이스 드라이버 아키텍처는 동작하는 프로세스의 특성에 따라 크게 3개의 계층으로 분리하여 독립적인 PCIe 인터페이스 제어와 영상처리 하드웨어의 실시간 데이터 연산처리가 가능하도록 설계하였고, 병렬처리 방식으로 PCIe 디바이스를 제어함으로써 복수의 영상처리 장치에 대한 지연 현상이 발생하지 않도록 설계하였다. 본 논문에서 제안한 디바이스 드라이버의 아키텍처를 구현한 결과 효율적인 영상처리 장치 제어를 통해 4K 플랫폼의 콘텐츠를 실시간으로 획득 및 저장, 전송하는 결과를 얻을 수 있었다.

• 정보처리학회논문지A
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• 제18A권3호
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• pp.99-108
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• 2011

프로세서 기술은 공정비용의 증가와 전력 소모 때문에 단순 동작 주파수를 높이는 방법이 아닌 다수의 프로세서를 집적하는 병렬 프로세싱 기술 발전이 이루어지고 있다. 본 논문에서는 멀티미디어에 내재한 무수한 데이터를 효과적으로 처리할 수 있는 SIMD(Single Instruction Multiple Data) 기반 병렬 프로세서를 소개하고, 또한 이러한 SIMD 기반 병렬 프로세서 아키텍처에서 이미지/비디오 픽셀을 효율적으로 처리 가능한 픽셀 서브워드 병렬처리 명령어를 제안한다. 제안하는 픽셀 서브워드 병렬처리 명령어는 48비트 데이터패스 아키텍처에서 4개의 12비트로 분할된 레지스터에 4개의 8비트 픽셀을 저장하고 동시에 처리함으로써 기존의 멀티미디어 전용 명령어에서 발생하는 오버플로우 및 이를 해결하기 위해 사용되는 패킹/언팽킹 수행의 상당한 오버헤드를 줄일 수 있다. 동일한 SIMD 기반 병렬 프로세서 아키텍처에서 모의 실험한 결과, 제안한 픽셀 서브워드 병렬처리 명령어는 baseline 프로그램보다 2.3배의 성능 향상을 보인 반면, 인텔사의 대표적인 멀티미디어 전용 명령어인 MMX 타입 명령어는 baseline 프로그램보다 단지 1.4배의 성능 향상을 보였다. 또한, 제안한 명령어는 baseline 프로그램보다 2.5배의 에너지 효율 향상을 보인 반면, MMX 타입 명령어는 baseline 프로그램보다 단지 1.8배의 에너지 효율 향상을 보였다.

• 대한전자공학회논문지SP
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• 제37권5호
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• pp.115-123
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• 2000

본 논문에서는, 고속의 필터링이 요구되는 IF 디지털 다운 컨버터를 위한 새로운 블록 FIR(Finite Impulse Response) 필터링 아키텍처를 제안한다 디지털 다운 컨버터는 디지털 믹서, 데시메이션 필터, 그 리고 다운 샘플러로 구성된다 본 논문이 제안하는 아키텍처는 블록 필터링의 병렬처리 구조를 이용하여 데시메이션 필터를 구성함으후서 블록 필터링 아키텍처에서 구조적으로 생겨나는 업 샘플링이 직렬로 연결되는 다운 샘플러와 상쇄되어 구조가 간략하게 되어짐을 보인다 이와 더불어 블록 FIR 구조를 이용하여 필터계수의 갯수가 블록의 크기의 역비례로 감소되어, 계산량이 그 만큼 감소되어짐을 보인다. 끝으로, 디지털 믹서의 0이 필터의 병렬입력을 0으로 만드는 것을 이용하여 아키텍처의 복잡도가 더욱 감소됨을 보이게된다.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.26-32
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• 2008

전형적인 공용버스 아키텍처는 동일시간에 하나의 데이터 전송을 처리할 수 있다. 본 논문에서는 동일시간에 여러 데이터 전송을 할 수 있는 NAWM (No Arbitration Wild Master) 버스 아키텍처를 제안하고 있다. AMBA 시스템에 대하여 NAWM 버스아키텍처의 마스터 래퍼와 슬레이브 래퍼를 설계해 보았으며, AMBA 시스템의 대부분 IP들을 수정없이 적용하는 것이 가능하다는 사실과 추가되는 타이밍 지연은 무시가능하다는 것을 확인하였다. 시뮬레이션을 통하여 NAWM 버스 아키텍처에서 여러 마스터들이 슬레이브에 접근할 때, 50% 이상 병렬처리가 가능함을 알 수 있었다.

• 정보처리학회 논문지
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• 제13권9호
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• pp.413-420
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• 2024

RISC-V는 오픈소스 명령어 집합 아키텍처로, 다양한 하드웨어 구현에서 사용되며, RV64I 기본 명령어 집합과 16개의 표준 확장을 통해 시스템 요구 사항에 맞게 유연하게 확장할 수 있다. 현재 RISC-V 아키텍처에서는 반환 주소를 보호하기 위해 쉐도우 스택 기법을 사용하고 있다. 본 논문에서는 RISC-V 아키텍처에서 컴팩트 쉐도우 스택 메커니즘과 병렬 쉐도우 스택 메커니즘의 성능을 SPEC CPU 2017 및 beebs 벤치마크를 사용하여 비교하였다. 실험 결과, 병렬 쉐도우 스택 메커니즘이 컴팩트 쉐도우 스택 메커니즘보다 더 높은 오버헤드를 보이는 것으로 나타났다. 이는 RISC-V 아키텍처의 한계로 인해 병렬 메커니즘의 효율성이 떨어짐을 시사하며, 따라서 컴팩트 쉐도우 스택이 RISC-V 아키텍처에 더 적합함을 보여준다. 또한 본 논문에서 기존 RISC-V 쉐도우 스택의 보안상 한계를 파악하고, RISC-V의 안전한 수행 환경을 보장하기 위해 쉐도우 스택 메커니즘의 성능과 보안성을 향상시키는 방향을 제시한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2023년도 추계학술발표대회
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• pp.50-52
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• 2023

ML/DL과 같은 AI의 연구가 HPC 환경에서 수행되면서 데이터 병렬화, 분산 학습 및 대규모 데이터 세트를 처리를 위한 요구사항이 급격히 증가하였다. 또한, 병렬처리 연산에 특화된 가속기 기반 이기종 아키텍처 환경 변화로 I/O 처리에 고대역폭, 저지연의 스토리지 기술을 필요로 하고 있다. 본 논문에서는 고집적의 병렬 컴퓨팅 환경에 고성능 HPC, AI 애플리케이션을 처리하기 위한 티어링 스토리지 기술을 논한다. 나아가 실제 고성능 NVMe 기반의 플래시 티어링 계층 구성에서 액세스 패턴에 따른 데이터 처리 환경을 구축하고 성능을 검증한다. 이로써 다양한 사용자 어플리케이션의 I/O 패턴을 특성에 맞게 지원할 수 있다.