• Proceedings of the Korea Multimedia Society Conference
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• 2002.05c
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• pp.1-5
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• 2002

본 논문에서는 UART(Universal Asynchronous Receiver-Transmitter)를 soft IP(Intellectual Property) 모듈 형태로써 VLSI 설계과정을 통하여 구현하였다. 이 모듈은 현재 각종 통신 디바이스에서 최하 말단에서 직렬 데이터를 시스템으로 받아들이거나 병렬 데이터를 직렬 라인에 실어 보내는 중요한 역할을 담당한다. 본 연구에서 설계한 UART는 간단한 모듈 형태로 제작되어 있어 Verilog-HDL을 사용하여 직렬 송ㆍ수신을 필요로 하는 시스템에 내장되어 사용될 수 있다. 본 논문에서는 설계 순서에 따라 UART를 설계하고 Simulation을 하고 Synopsys Tool을 사용하여 Compile 과 Synthesis 후 Gate Area 와 Belay를 검출해 내었다. 합성결과 0.25$\mu$m 공정의 CMOS Cell Library를 사용하였을 경우 전체 면적은 1,013 gate가 나왔다. 본 논문에서 설계한 UART의 최장경로가 최대 4.12ns로 나타났으며, 최대 동작 클럭 주파수는 200MHz 로써 150Mbps 이상의 전송 속도를 가진다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.10c
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• pp.706-708
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• 2002

3차원 텍스쳐 기반의 볼륨 렌더링 기법은 추가적인 하드웨어가 필요 없기 때문에 개발비용이 적다는 장점이 있지만 다각형 기반 렌더링에 최적화 된 범용 그래픽 하드웨어를 그대로 사용하기 때문에 성능이 낮다는 단점이 있다. 이에 본 논문에서는 병렬 구조의 고성능 볼륨 렌더링 시스템에서 사용되던 볼륨 정보 분한 기법을 범용 그래픽 하드웨어에 적용하는 새로운 3차원 텍스쳐 기반 볼륨 그래픽 구조를 제안한다. 제안하는 구조를 통해 볼륨 정보를 분할하여 처리하면, 번용 그래픽 하드웨어가 갖고 있던 물리적 메모리 크기의 한계성을 극복할 수 있다. 또한 전체 해상도의 알파 블렌딩이 아닌 분할된 볼륨 정보 하나가 차지하는 크기만큼의 작은 해상도로 알파 블렌딩을 수행함으로서 렌더링 단계와 프레임 버퍼간의 데이터 전송량을 1/30로 줄이고 픽셀 캐시의 적중률을 99.9%에 근접하게 높일 수 있다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2004.11a
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• pp.444-447
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• 2004

A heart diagnosis system adopts hundreds of Superconducting Quantum Interface Device(SQUID) sensors for precision MCG(Magnetocardiogram) or MEG(Magnetoencephalogram) signal acquisitions. This system requires correct and real-time data acquisition from the sensors in a required sampling interval, i.e., 1 mili-second. This paper presents our hardware design and test results, to acquire data from 256 channel analog signal with 1-ksample/sec speed, using 12-bit 8-channel ADC devices, SPI interfaces, parallel interfaces, and 8-bit microprocessors. We chose to implement parallel data transfer between microprocessors as an effective way of achieving such data collection. Our result concludes that the data collection can be done in 250 ${\mu}sec$ time-interval.

• Proceedings of the Korea Information Processing Society Conference
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• 2012.11a
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• pp.1086-1087
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• 2012

GPU를 이용하여 병렬 처리 연산을 하는 연구는 활발히 진행되고 있고, 이미 많은 곳에서 사용되고 있다. 본 논문에서는 엔비디아에서 개발한 CUDA를 사용하여 DES 알고리즘을 고속으로 구현하기 위해 CUDA overlapping을 이용했다. 이것은 GPU 에서 연산을 하는 동시에 연산 결과를 바로 Host로 보내어 연산시간과 전송시간을 Overlap 하여 시간을 더 단축 하도록 하는 구현방법이다. 그 결과 Overlap 하기 전보다 약 30%의 성능향상을 확인 할 수 있었다. 향후 DES 뿐만 아니라 3DES, AES, SEED 등 여러 암호화 알고리즘들도 적용할 예정이다.

• The Transactions of the Korean Institute of Power Electronics
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• v.25 no.6
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• pp.477-483
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• 2020

This study proposes a DQ synchronous reference frame model of a series-parallel tuned inductive power transfer (SP-IPT) system. The wireless power transmission system experiences control difficulty because the transmitter-side controller cannot directly measure the receiver-side load voltages and currents. Therefore, a control-oriented circuit model that shows the dynamics of the IPT system is required to achieve a well-behaved controller. In this study, an equivalent circuit model of the SP-IPT system in a synchronously rotating reference frame is proposed using the single-phase DQ transformation technique. The proposed circuit model is helpful in modeling the dynamics of the voltages and currents of the transmitter- and receiver-side resonant tanks and loads. The proposed circuit model is evaluated using frequency- and time-domain simulation results.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2022.06a
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• pp.101-104
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• 2022

MPEG Immersive Video (MIV) 표준화 기술은 다시점 영상 부호화 시 비디오 코덱의 부담을 최소화하기 위해 각 시점 영상의 차분 정보만을 표현하는 처리 기술을 바탕으로 하고 있다. 본 논문에서는 시점 간 중복성 제거를 진행하는 과정인 프루닝(pruning) 과정에서 복잡도 절감을 위해 병렬처리에 용이하도록 구성되는 프루닝 클러스터 그래프에 대해 서술하고, 각 클러스터 그래프 별 구성 전략에 따른 성능 분석을 진행한다. 클러스터 그래프 내에서 중복성 제거를 진행하지 않고 완전한 정보를 보존하는 바탕 시점(basic view)의 개수가 적게 포함될수록 처리할 전체 픽셀 화소율(pixel rate)은 감소하지만, 복원 화질 역시 감소하며 프루닝 복잡도는 증가하는 경향을 보인다. 실험 결과를 통해 프루닝 클러스터 그래프 구성에 따른 트레이드오프를 탐색하고, 최적화된 그래프 구성 전략에 따라 몰입형 비디오의 효율적인 전송이 가능함을 보인다.

• Proceedings of the Korea Information Processing Society Conference
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• 2008.05a
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• pp.648-650
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• 2008

스트리밍 서비스를 위한 서버 시스템은 실시간 데이터를 서비스하기 위한 충분한 용량을 가져야 하며 많은 클라이언트들에게 비디오 파일을 전송할 수 있어야 한다. 또한 지속적으로 늘어나는 사용자수와 추가되는 새로운 저장 공간에 대한 우수한 확장성을 제공하여야 한다. 그러나 현재의 범용 스트리밍 서버시스템은 이러한 요구사항을 충분히 반영하지 못할 뿐만 아니라 늘어나는 사용자의 부하와 시스템 요구에 대한 확장성 및 고화질 고용량의 미디어 데이터에 대한 반영이 이루어지지 못하여 점차 증가되는 사용자의 서비스 요구에 대한 사항을 충족시키지 못하고 있다. 본 논문에서는 이러한 사용자의 요구에 대하여 효과적인 QoS와 효율적인 Management 정책을 제시하고 이에 따라 개발된 우수한 병렬 미디어 스트리밍 서버(PMSS)를 소개한다.

• Journal of KIISE:Computer Systems and Theory
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• v.30 no.3_4
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• pp.149-159
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• 2003

The need for information security increases interests on cipher algorithms recently. Especially, a large volume of data transmission over high-band communication network requires faster encryption and decryption techniques for real-time processing. It would be a good solution for this problem that we implement the cipher algorithm in forms of hardware circuits. Though some previous researches use this approach, they focus only on repeatedly executing the core part of the algorithm to minimize the hardware chip size, while most cipher algorithms are inherently parallel. In this paper, we propose a new design for the SEED block cipher algorithm developed by KISA (Korea Information Security Agency) in 1998 as Korean standard cipher algorithm. It exploits the parallelism of the algorithm basically and implements it in a pipelined fashion. We described the design in VHDL program and performed functional simulations on the program, and then found that it worked correctly. In addition, we synthesized it and verified that it could be implemented in a single FPGA chip, implying that the new design can be Practically used for the actual hardware implementation of a high-speed and high-performance cipher system.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.17 no.8 s.111
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• pp.739-745
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• 2006

This paper presents a method to control group delay tine using a resonance circuit. The group delay time adjuster(GDTA) that can control signal group delay time comprises a variable capacitance and a variable equivalent inductor. These are coupled in parallel at a node and also controlled by two bias voltages separately, A variable equivalent inductor is realized a transmission line terminated a variable capacitor. Group delay time can be controlled by change of capacitance and inductance, but the resonating frequency is fixed. When the proposed GDTA is fabricated on RFID Korean frequency band$(908.5{\sim}914 MHz)$, a group delay variation is obtained about 3 ns.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.2
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• pp.121-126
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• 2007

This paper describes a 9.09 Gb/s CMOS demultiplexer using redundant multi-valued logic (RMVL). The proposed circuit receives serial binary data and is converted to parallel redundant multi-valued data using RMVL. The converted data are reconverted to parallel binary data. By the redundant multi-valued data conversion, the RMVL makes it possible to achieve higher operating speeds than that of a conventional binary logic. The implemented demultiplexer consists of eight integrators. Each integrator is composed of an accumulator, a window comparator, a decoder and a D flip flop. The demultiplexer is designed with Samsung $0.35{\mu}m$ standard CMOS process. The validity and effectiveness are verified through the post layout simulation. The demultiplexer is achieved the maximum data rate of 9.09 Gb/s and the average power consumption of 69.93 mW. This circuit is expected to operate at higher speed than 9.09 Gb/s in the deep-submicron process of the high operating frequency.